JPH0477948A - メモリアクセス制御方式およびそれを用いた情報処理装置 - Google Patents
メモリアクセス制御方式およびそれを用いた情報処理装置Info
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- JPH0477948A JPH0477948A JP19064490A JP19064490A JPH0477948A JP H0477948 A JPH0477948 A JP H0477948A JP 19064490 A JP19064490 A JP 19064490A JP 19064490 A JP19064490 A JP 19064490A JP H0477948 A JPH0477948 A JP H0477948A
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- 230000015654 memory Effects 0.000 title claims abstract description 171
- 230000010365 information processing Effects 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 13
- 239000000872 buffer Substances 0.000 claims description 3
- 239000000843 powder Substances 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 13
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、プロセッサからメモリへのアクセスを制御す
るメモリアクセス制御方式に係り、特に、マイクロプロ
セッサを内蔵する小型情報処理装置に好適なメモリアク
セス制御方式に関する。
るメモリアクセス制御方式に係り、特に、マイクロプロ
セッサを内蔵する小型情報処理装置に好適なメモリアク
セス制御方式に関する。
[従来の技術]
一般に、情報処理装置では、プログラムやデータを記憶
するメモリに接続されているメモリデータバスを、プロ
セッサに接続されているプロセッサデータバスに等しい
バス幅で構成している。
するメモリに接続されているメモリデータバスを、プロ
セッサに接続されているプロセッサデータバスに等しい
バス幅で構成している。
また、メモリを高速アクセスするために、特開平1−2
46646号公報に記載のように、メモリを複数のバン
クで構成し、同時にメモリアクセス動作させた上で、プ
ロセッサがメモリのバンクをインタリーブアクセスする
方式があった。
46646号公報に記載のように、メモリを複数のバン
クで構成し、同時にメモリアクセス動作させた上で、プ
ロセッサがメモリのバンクをインタリーブアクセスする
方式があった。
[発明が解決しようとする課題]
上記従来技術は、プロセッサの性能を最大限に引出すた
めのメモリ構成に関するものである。
めのメモリ構成に関するものである。
近年、プロセッサ性能の向上により、そのデータバス幅
は、16ビツトから32ビツトへ主流が移り、さらに性
能向上をめざした64ビツトプロセツサも現れてきてい
る。
は、16ビツトから32ビツトへ主流が移り、さらに性
能向上をめざした64ビツトプロセツサも現れてきてい
る。
これらバス幅の広いプロセッサデータバスを持つプロセ
ッサに対応し、該プロセッサデータバスと等しいバス幅
のメモリデータバスを持つ従来のメモリでは、その構成
部品数が増加し、情報処理装置の小型化を図る上で問題
になっている。
ッサに対応し、該プロセッサデータバスと等しいバス幅
のメモリデータバスを持つ従来のメモリでは、その構成
部品数が増加し、情報処理装置の小型化を図る上で問題
になっている。
また、半導体製造技術の進歩により、メモリの記憶容量
が増してきており、情報処理装置におけるメモリ構成単
位が大きくなってきている。このため、メモリ構成の自
由度が減り、ユーザのメモリ容量の選択枝が少なくなっ
てきている。
が増してきており、情報処理装置におけるメモリ構成単
位が大きくなってきている。このため、メモリ構成の自
由度が減り、ユーザのメモリ容量の選択枝が少なくなっ
てきている。
例えば、1Mワード構成で4Mビットの容量を持つダイ
ナミックメモリで、64ビツトプロセツサを内蔵した情
報処理装置を構成する場合には、該メモリを最低16個
用意し、8Mバイトの容量を持つようにする必要がある
。また、メモリの拡張単位も16個8Mバイト単位とな
り、装置の小型化およびメモリ容量選択の自由度の点で
問題となる。
ナミックメモリで、64ビツトプロセツサを内蔵した情
報処理装置を構成する場合には、該メモリを最低16個
用意し、8Mバイトの容量を持つようにする必要がある
。また、メモリの拡張単位も16個8Mバイト単位とな
り、装置の小型化およびメモリ容量選択の自由度の点で
問題となる。
本発明の目的は、データバス幅の広いプロセッサを内蔵
する情報処理装置において、装置の小型化およびメモリ
容量選択の自由度を向上することを可能とするメモリア
クセス制御方式を提供することにある。
する情報処理装置において、装置の小型化およびメモリ
容量選択の自由度を向上することを可能とするメモリア
クセス制御方式を提供することにある。
[課題を解決するための手段〕
上記目的を達成するために、本発明は、プロセッサとメ
モリとを備えた情報処理装置において、上記プロセッサ
と上記メモリとの間にメモリバス制御装置を設け、上記
プロセッサと上記メモリバス制御装置とを接続するプロ
セッサデータバスと。
モリとを備えた情報処理装置において、上記プロセッサ
と上記メモリとの間にメモリバス制御装置を設け、上記
プロセッサと上記メモリバス制御装置とを接続するプロ
セッサデータバスと。
上記メモリと上記メモリバス制御装置とを接続するメモ
リデータバスとを設け、上記メモリデータバスのバス幅
を、上記プロセッサデータバスのバス幅の2のn乗分の
1 (nは正の整数)に分割し。
リデータバスとを設け、上記メモリデータバスのバス幅
を、上記プロセッサデータバスのバス幅の2のn乗分の
1 (nは正の整数)に分割し。
上記メモリバス制御装置は、上記プロセッサの1回のア
クセス動作を、n回の連続したメモリアドレスのメモリ
アクセス動作に変換するようにしている。
クセス動作を、n回の連続したメモリアドレスのメモリ
アクセス動作に変換するようにしている。
これにより、各メモリデータバスに接続されたメモリの
構成単位が小さくなり、上記目的を達成することができ
る。
構成単位が小さくなり、上記目的を達成することができ
る。
また、上記メモリバス制御装置は、上記メモリデータバ
スのそれぞれに接続されたメモリごとに。
スのそれぞれに接続されたメモリごとに。
上記プロセッサが最後にアクセスしたページを記憶する
手段と、上記プロセッサがアクセスしようとするメモリ
のページと該メモリに対応する上記記憶手段に記憶され
たページとを比較する手段と。
手段と、上記プロセッサがアクセスしようとするメモリ
のページと該メモリに対応する上記記憶手段に記憶され
たページとを比較する手段と。
両ページが同一である場合に、ページアクセスモードに
切り替える手段とを備えることができる。
切り替える手段とを備えることができる。
これにより、メモリアクセスの高速化を図ることができ
る。なお、ページアクセスモードに限らず、種々の高速
アクセス方式を利用するようにしてもよい。
る。なお、ページアクセスモードに限らず、種々の高速
アクセス方式を利用するようにしてもよい。
また、上記メモリバス制御装置は、上記プロセッサに内
蔵されているキャッシュのラインサイズに等しいFIF
Oバッファを備えることができる。
蔵されているキャッシュのラインサイズに等しいFIF
Oバッファを備えることができる。
[作用]
プロセッサのアクセス動作には、メモリのリードアクセ
ス動作とライトアクセス動作とがある。
ス動作とライトアクセス動作とがある。
ライトアクセス動作においては、プロセッサのライトア
クセス動作は、上記メモリバス制御装置により、n回の
連続したメモリアドレスのメモリライトアクセス動作に
変換される。
クセス動作は、上記メモリバス制御装置により、n回の
連続したメモリアドレスのメモリライトアクセス動作に
変換される。
これは、具体的には、プロセッサから出力されたライト
データを、n回分のメモリライトデータに分割して、連
続したメモリアドレスで、順次。
データを、n回分のメモリライトデータに分割して、連
続したメモリアドレスで、順次。
メモリデータバスに出力することである。この際に1分
割されたメモリライトデータは、メモリデータバスに出
力される順番となるまで、メモリバス制御装置において
保持される。
割されたメモリライトデータは、メモリデータバスに出
力される順番となるまで、メモリバス制御装置において
保持される。
なお、プロセッサのライトアクセス動作は、メモリバス
制御装置にライトデータを出力した時点で終了するので
、次の処理に移ることができる。
制御装置にライトデータを出力した時点で終了するので
、次の処理に移ることができる。
一方、リードアクセス動作においては、プロセッサのリ
ードアクセス動作は、上記メモリバス制御装置により、
n回の連続したメモリアドレスのメモリリードアクセス
動作に変換される。
ードアクセス動作は、上記メモリバス制御装置により、
n回の連続したメモリアドレスのメモリリードアクセス
動作に変換される。
これは、具体的には、プロセッサから出力されたリード
アドレスを基に、連続したメモリアドレスで、順次、n
回のメモリリードを行い、n回分のリードデータをプロ
セッサデータバスに出力することである。この際に、1
回目がらn−1回目までのデータは、n回目のデータが
リードされるまで、メモリバス制御装置において保持さ
れる。
アドレスを基に、連続したメモリアドレスで、順次、n
回のメモリリードを行い、n回分のリードデータをプロ
セッサデータバスに出力することである。この際に、1
回目がらn−1回目までのデータは、n回目のデータが
リードされるまで、メモリバス制御装置において保持さ
れる。
そして、n回目のデータがリードされた時点で、1回目
からn回目までのn回分のり−ドデータがプロセッサデ
ータバスに出力されて、プロセッサのリードアクセス動
作は終了する。
からn回目までのn回分のり−ドデータがプロセッサデ
ータバスに出力されて、プロセッサのリードアクセス動
作は終了する。
このように、1回のプロセッサのアクセス動作を、メモ
リデータバスのバス幅に応じた回数、すなわち、n回の
メモリアクセス動作に変換して行うことができる。
リデータバスのバス幅に応じた回数、すなわち、n回の
メモリアクセス動作に変換して行うことができる。
また、上記リードアクセス動作および上記ライトアクセ
ス動作は、連続したメモリアドレスで行われるため、メ
モリをダイナミックRAMで構成した場合、例えば、ペ
ージアクセスモードにより。
ス動作は、連続したメモリアドレスで行われるため、メ
モリをダイナミックRAMで構成した場合、例えば、ペ
ージアクセスモードにより。
高速にアクセスすることができる。従って、n回のメモ
リアクセス動作のうち、2番目以降のメモリアクセス動
作を、1番目のメモリアクセス動作の数分の1の時間で
行うことができる。
リアクセス動作のうち、2番目以降のメモリアクセス動
作を、1番目のメモリアクセス動作の数分の1の時間で
行うことができる。
さらに、前回のアクセスページを記憶しておき、この記
憶内容と、今回のアクセスページとを比較し、同一ペー
ジであれば、1番目のメモリアクセス動作から、ページ
アクセスモードにより、アクセスすることができる。
憶内容と、今回のアクセスページとを比較し、同一ペー
ジであれば、1番目のメモリアクセス動作から、ページ
アクセスモードにより、アクセスすることができる。
[実施例]
以下1本発明の実施例を図面を参照して説明する。
第1図は本発明の一実施例のメモリアクセス制御方式を
適用した情報処理装置の内部構成を示すブロック図であ
る。
適用した情報処理装置の内部構成を示すブロック図であ
る。
第1図において、プロセッサ1は、64ビツトプロセツ
サであり、64ビツトのプロセッサデータバス2aおよ
びプロセッサアドレスバス2bと、複数のコントロール
線2cとを持ち、メモリバス制御装置3と接続されてい
る。
サであり、64ビツトのプロセッサデータバス2aおよ
びプロセッサアドレスバス2bと、複数のコントロール
線2cとを持ち、メモリバス制御装置3と接続されてい
る。
さらに、メモリバス制御装置3には、複数個のダイナミ
ックRAM4が接続されている。
ックRAM4が接続されている。
ダイナミックRAM4は、各々、1Mワード構成で4M
ビットの容量を持ち、2個がペアで、8ビツトデータ帽
の1Mバイトメモリブロック4a穀構成し、メモリデー
タバス5a、メモリアドレスバス5bおよびコントロー
ル線5cに接続されている。
ビットの容量を持ち、2個がペアで、8ビツトデータ帽
の1Mバイトメモリブロック4a穀構成し、メモリデー
タバス5a、メモリアドレスバス5bおよびコントロー
ル線5cに接続されている。
本実施例では、メモリブロック4aを基本単位として、
メモリ拡張を行うことができる。
メモリ拡張を行うことができる。
メモリバス制御装置3は、64ビツト幅のプロセッサデ
ータバス2aに対するプロセッサ1の1回のアクセス動
作を、8ビツト幅のメモリデータバス5aに対する8回
のメモリアクセス動作に変換するバス幅変換回路3aと
、バス幅変換回路3aをコントロールするメモリアクセ
ス制御回路3bとから構成されている。
ータバス2aに対するプロセッサ1の1回のアクセス動
作を、8ビツト幅のメモリデータバス5aに対する8回
のメモリアクセス動作に変換するバス幅変換回路3aと
、バス幅変換回路3aをコントロールするメモリアクセ
ス制御回路3bとから構成されている。
第2図はバス幅変換回路3aの構成例を示すブロック図
である。
である。
第2図において、バス幅変換回路3aは、8組の8ビツ
ト双方向ラツチブロツク6で構成され、各双方向ラッチ
ブロック6は、8ビットラッチ7a、7cと、スリース
テートゲート7b、7dとから構成されている。また、
プロセッサデータバス2a側の入出力線は、8ビツトず
つが独立にプロセッサ1に接続され、メモリデータバス
5a側の入出力線は、8ビツトごとにワイアードオアさ
れてメモリデータバス5aに接続されている。
ト双方向ラツチブロツク6で構成され、各双方向ラッチ
ブロック6は、8ビットラッチ7a、7cと、スリース
テートゲート7b、7dとから構成されている。また、
プロセッサデータバス2a側の入出力線は、8ビツトず
つが独立にプロセッサ1に接続され、メモリデータバス
5a側の入出力線は、8ビツトごとにワイアードオアさ
れてメモリデータバス5aに接続されている。
次に、本実施例の動作をタイムチャートを用いて説明す
る。
る。
第4図はプロセッサ1のメモリリードサイクルを示すタ
イムチャートである。
イムチャートである。
プロセッサ1がリードアドレスAdrをプロセッサアド
レスバス5aに出力すると、メモリアクセス制御回路3
bは、メモリリードサイクルを開始する。
レスバス5aに出力すると、メモリアクセス制御回路3
bは、メモリリードサイクルを開始する。
メモリアクセス制御回路3bは、まず、プロセッサ1か
ら出力されたリードアドレスAdrにより、ダイナミッ
クRAM4のローアドレスraをメモリアドレスバス5
bに出力し、該当するメモリブロック4aに対して、メ
モリRAS信号をコントロール線5cに出力する0次に
、ダイナミックRAM4のコラムアドレスCAOをメモ
リアドレスバス5bに出力し、メモリCAS信号をコン
トロール線5Cに出力する。
ら出力されたリードアドレスAdrにより、ダイナミッ
クRAM4のローアドレスraをメモリアドレスバス5
bに出力し、該当するメモリブロック4aに対して、メ
モリRAS信号をコントロール線5cに出力する0次に
、ダイナミックRAM4のコラムアドレスCAOをメモ
リアドレスバス5bに出力し、メモリCAS信号をコン
トロール線5Cに出力する。
この動作により、リードアドレスAdrから8ビツト分
のデータが、最初のメモリデータDoとしてメモリデー
タバス5aに出力され、バス幅変換回路3aのデータラ
ッチ7aに格納される。
のデータが、最初のメモリデータDoとしてメモリデー
タバス5aに出力され、バス幅変換回路3aのデータラ
ッチ7aに格納される。
メモリデータDo以後のデータは、メモリデータDOが
格納されているアドレスに連続したアドレスに格納され
ているので、ページアクセスモードによりリードアクセ
スを行うことができる。
格納されているアドレスに連続したアドレスに格納され
ているので、ページアクセスモードによりリードアクセ
スを行うことができる。
そこで、メモリアクセス制御回路3bは、コラムアドレ
スCAOに1を加えたコラムアドレスCA1をメモリア
ドレスバス5bに出力し、メモリCAS信号をコントロ
ール線5cに出力する。
スCAOに1を加えたコラムアドレスCA1をメモリア
ドレスバス5bに出力し、メモリCAS信号をコントロ
ール線5cに出力する。
この動作により、メモリデータDO以後の8ビツト分の
データが、2番目のメモリデータD1としてメモリデー
タバス5aに出力され、バス幅変換回路3aのデータラ
ッチ回路8aに格納される。
データが、2番目のメモリデータD1としてメモリデー
タバス5aに出力され、バス幅変換回路3aのデータラ
ッチ回路8aに格納される。
以上の動作を、8番目のメモリデータD7をデータラッ
チに格納するまで繰り返すことにより。
チに格納するまで繰り返すことにより。
バス幅変換回路3aには、メモリデータDo−D7の合
計8バイト分のメモリデータが格納されることになる。
計8バイト分のメモリデータが格納されることになる。
その後、これらのメモリデータDO〜D7が64ビツト
のプロセッサデータバス2aに出力されて、リードアク
セス動作が終了する。
のプロセッサデータバス2aに出力されて、リードアク
セス動作が終了する。
第5図はプロセッサ1のメモリライトサイクルを示すタ
イムチャートである。
イムチャートである。
プロセッサ1がライトアドレスAdrをプロセッサデー
タバス2aに出力し、ライトデータをプロセッサデータ
バス2bに出力すると、メモリアクセス制御回路3bは
、メモリライトサイクルを開始する。
タバス2aに出力し、ライトデータをプロセッサデータ
バス2bに出力すると、メモリアクセス制御回路3bは
、メモリライトサイクルを開始する。
プロセッサデータバス2a上の64ビツトのライトデー
タは、8ビツトずつ、バス幅変換回路3aのデータラッ
チ7c、8b、9b、・・・にラッチされる。メモリア
クセス制御回路3bは、データラッチ7c、8b、9b
、・・・にラッチされたライトデータを、順次、8ビツ
ト単位でダイナミックRAM4にライトする。プロセッ
サ1のライトアクセス動作は、バス幅変換回路3aにデ
ータがラッチされた時点で終了するため、プロセッサ1
は。
タは、8ビツトずつ、バス幅変換回路3aのデータラッ
チ7c、8b、9b、・・・にラッチされる。メモリア
クセス制御回路3bは、データラッチ7c、8b、9b
、・・・にラッチされたライトデータを、順次、8ビツ
ト単位でダイナミックRAM4にライトする。プロセッ
サ1のライトアクセス動作は、バス幅変換回路3aにデ
ータがラッチされた時点で終了するため、プロセッサ1
は。
次の処理を行うことができる。
ダイナミックRAM4へのライトアクセス動作は、リー
ドアクセス動作と同様に、最初の8ビツト分のライトデ
ータに対するライトアクセス動作は通常のアクセス動作
で行われ、2番目以後のライトデータに対するライトア
クセス動作はページアクセスモードにより行われる。な
お、ライトデ−タは、バス幅変換口M3aから出力され
る。
ドアクセス動作と同様に、最初の8ビツト分のライトデ
ータに対するライトアクセス動作は通常のアクセス動作
で行われ、2番目以後のライトデータに対するライトア
クセス動作はページアクセスモードにより行われる。な
お、ライトデ−タは、バス幅変換口M3aから出力され
る。
以上説明したように、本実施例におけるリードアクセス
動作およびライトアクセス動作は、プロセッサ1から見
たアクセス動作は64ビツト=8バイトごとに行われる
が、ダイナミックRAM4から見たアクセス動作は8ビ
ット単位に行われる。
動作およびライトアクセス動作は、プロセッサ1から見
たアクセス動作は64ビツト=8バイトごとに行われる
が、ダイナミックRAM4から見たアクセス動作は8ビ
ット単位に行われる。
このとき、最初の8ビット分のデータのアクセス動作は
、メモリRAS信号およびメモリCAS信号を使う通常
アクセス動作で行われ、2番目以後のデータのアクセス
動作は、ページアクセスモードにより行われる。
、メモリRAS信号およびメモリCAS信号を使う通常
アクセス動作で行われ、2番目以後のデータのアクセス
動作は、ページアクセスモードにより行われる。
また、メモリアクセス制御回路3bに、複数のメモリブ
ロック4aの各々について、前回アクセスしたページを
記憶するレジスタを設け、最初の8ビット分のデータの
アクセスの際に、このレジスタに記憶されている前回ア
クセスしたページと今回アクセスするページとを比較し
、同じであれば、最初からページアクセスモードにより
アクセスすることができる。
ロック4aの各々について、前回アクセスしたページを
記憶するレジスタを設け、最初の8ビット分のデータの
アクセスの際に、このレジスタに記憶されている前回ア
クセスしたページと今回アクセスするページとを比較し
、同じであれば、最初からページアクセスモードにより
アクセスすることができる。
また、ページアクセスモードの代わりに、スタティック
コラムアクセスモードによりアクセスしてもよい、なお
、これらの技術は公知であるので、説明を省略する。
コラムアクセスモードによりアクセスしてもよい、なお
、これらの技術は公知であるので、説明を省略する。
第3図はバス幅変換回路3aの他の構成例を示すブロッ
ク図である。
ク図である。
第3図に示すように、第2図におけるデータラッチ7a
、8a、8c、9a、9b、 ・・・をFIFOバッフ
ァとし、そのFIFO容量を、プロセッサ1に内蔵され
るキャッシュのラインサイズと同じにする方法も考えら
れる。
、8a、8c、9a、9b、 ・・・をFIFOバッフ
ァとし、そのFIFO容量を、プロセッサ1に内蔵され
るキャッシュのラインサイズと同じにする方法も考えら
れる。
この方法によれば、ダイナミックRAM4へのアクセス
を、プロセッサ1の内蔵キャッシュのラインサイズまで
、ページアクセスモードによりアクセスすることができ
る。
を、プロセッサ1の内蔵キャッシュのラインサイズまで
、ページアクセスモードによりアクセスすることができ
る。
以上説明したように、本実施例によれば、複数のメモリ
ブロック4aの各々に対して、独立に、ページアクセス
モードによりリードアクセス動作およびライトアクセス
動作が可能となり、高速メモリの外部キャッシュを設け
た場合と同様の性能を5安価なダイナミックRAM4で
実現することができる。
ブロック4aの各々に対して、独立に、ページアクセス
モードによりリードアクセス動作およびライトアクセス
動作が可能となり、高速メモリの外部キャッシュを設け
た場合と同様の性能を5安価なダイナミックRAM4で
実現することができる。
第6図は本発明の他の実施例のメモリアクセス制御方式
を適用した情報処理装置の内部構成を示すブロック図で
ある。
を適用した情報処理装置の内部構成を示すブロック図で
ある。
本実施例では、第6図に示すように、メモリブロック4
aを構成するダイナミックRAM4を、デュアルポート
RAMと呼ばれる2つのデータ入出力ビンを持つメモリ
で構成することにより、独立に高速アクセス可能なペー
ジが2倍になり、上記実施例よりも、メモリのリードア
クセス動作およびライトアクセス動作を高速に行うこと
ができる。
aを構成するダイナミックRAM4を、デュアルポート
RAMと呼ばれる2つのデータ入出力ビンを持つメモリ
で構成することにより、独立に高速アクセス可能なペー
ジが2倍になり、上記実施例よりも、メモリのリードア
クセス動作およびライトアクセス動作を高速に行うこと
ができる。
さらに、3つのデータ入出力ビンを持つマルチポートメ
モリで構成することもできる。この場合は、ページアク
セスモードやシリアル転送を行うことにより、見かけの
キャッシュ効果を増すことができる。
モリで構成することもできる。この場合は、ページアク
セスモードやシリアル転送を行うことにより、見かけの
キャッシュ効果を増すことができる。
[発明の効果]
以上説明したように、本発明によれば、64ビツトプロ
セツサ等のバス幅の広いプロセッサを内蔵する情報処理
装置において、該プロセッサがアクセスするメモリの構
成単位を小さくすることが可能となり、装置の小型化及
びメモリ容量選択の自由度を向上させることができると
いう効果がある。
セツサ等のバス幅の広いプロセッサを内蔵する情報処理
装置において、該プロセッサがアクセスするメモリの構
成単位を小さくすることが可能となり、装置の小型化及
びメモリ容量選択の自由度を向上させることができると
いう効果がある。
また、これにより、メモリの拡張性をアップさせ、装置
の低価格化を実現することができるという効果がある。
の低価格化を実現することができるという効果がある。
第1図は本発明の一実施例のメモリアクセス制御方式を
適用した情報処理装置の内部構成を示すブロック図、第
2図および第3図はバス幅変換回路の構成例を示すブロ
ック図、第4図および第5図は本実施例の動作を示すタ
イムチャーと、第6図は本発明の他の実施例のメモリア
クセス制御方式を適用した情報処理装置の内部構成を示
すブロック図である。 1・・・プロセッサ、2a・・・プロセッサデータバス
、2b・・・プロセッサアドレスバス、2c・・・コン
トロール線、3・・・メモリバス制御装置、3a・・・
バス帽変換回路、3b・・・メモリアクセス制御回路、
4a・・・ダイナミックRAM、5a・・・メモリデー
タバス、5b・・・メモリアドレスバス、5C・・・コ
ントロール線、6・・・双方向ラッチブロック。 第 ? 口 第 5図 プロで・ノブ・ハ゛ス侑°1
適用した情報処理装置の内部構成を示すブロック図、第
2図および第3図はバス幅変換回路の構成例を示すブロ
ック図、第4図および第5図は本実施例の動作を示すタ
イムチャーと、第6図は本発明の他の実施例のメモリア
クセス制御方式を適用した情報処理装置の内部構成を示
すブロック図である。 1・・・プロセッサ、2a・・・プロセッサデータバス
、2b・・・プロセッサアドレスバス、2c・・・コン
トロール線、3・・・メモリバス制御装置、3a・・・
バス帽変換回路、3b・・・メモリアクセス制御回路、
4a・・・ダイナミックRAM、5a・・・メモリデー
タバス、5b・・・メモリアドレスバス、5C・・・コ
ントロール線、6・・・双方向ラッチブロック。 第 ? 口 第 5図 プロで・ノブ・ハ゛ス侑°1
Claims (1)
- 【特許請求の範囲】 1、プロセッサとメモリとを備えた情報処理装置におい
て、 上記プロセッサと上記メモリとの間にメモリバス制御装
置を設け、 上記プロセッサと上記メモリバス制御装置とを接続する
プロセッサデータバスと、上記メモリと上記メモリバス
制御装置とを接続するメモリデータバスとを設け、 上記メモリデータバスのバス幅を、上記プロセッサデー
タバスのバス幅の2のn乗分の1(nは正の整数)に分
割し、 上記メモリバス制御装置は、上記プロセッサの1回のア
クセス動作を、n回の連続したメモリアドレスのメモリ
アクセス動作に変換することを特徴とする情報処理装置
。 2、上記メモリバス制御装置は、上記メモリデータバス
のそれぞれに接続されたメモリごとに、上記プロセッサ
が最後にアクセスしたページを記憶する手段と、上記プ
ロセッサがアクセスしようとするメモリのページと該メ
モリに対応する上記記憶手段に記憶されたページとを比
較する手段と、両ページが同一である場合に、ページア
クセスモードに切り替える手段とを備えたことを特徴と
する請求項1記載の情報処理装置。 3、上記メモリバス制御装置は、上記プロセッサに内蔵
されているキャッシュのラインサイズに等しいFIFO
バッファを備えたことを特徴とする請求項1または2記
載の情報処理装置。 4、データバスを介してプロセッサからメモリへアクセ
スする場合において、上記プロセッサの1回のアクセス
動作を、n回(nは正の整数)の連続したメモリアドレ
スのメモリアクセス動作に変換することを特徴とするメ
モリアクセス制御方式。 5、プロセッサとメモリとを備えた情報処理装置におい
て、 上記プロセッサと上記メモリとの間にメモリバス制御装
置を設け、 上記プロセッサと上記メモリバス制御装置とを接続する
プロセッサデータバスと、上記メモリと上記メモリバス
制御装置とを接続するメモリデータバスとを設け、 上記メモリデータバスのバス幅を、上記プロセッサデー
タバスのバス幅の2のn乗分の1(nは正の整数)に分
割したことを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19064490A JPH0477948A (ja) | 1990-07-20 | 1990-07-20 | メモリアクセス制御方式およびそれを用いた情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19064490A JPH0477948A (ja) | 1990-07-20 | 1990-07-20 | メモリアクセス制御方式およびそれを用いた情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0477948A true JPH0477948A (ja) | 1992-03-12 |
Family
ID=16261508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19064490A Pending JPH0477948A (ja) | 1990-07-20 | 1990-07-20 | メモリアクセス制御方式およびそれを用いた情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0477948A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008146330A (ja) * | 2006-12-08 | 2008-06-26 | Fujitsu Ltd | メモリコントローラ |
-
1990
- 1990-07-20 JP JP19064490A patent/JPH0477948A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008146330A (ja) * | 2006-12-08 | 2008-06-26 | Fujitsu Ltd | メモリコントローラ |
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