JPS6385842A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6385842A JPS6385842A JP22951586A JP22951586A JPS6385842A JP S6385842 A JPS6385842 A JP S6385842A JP 22951586 A JP22951586 A JP 22951586A JP 22951586 A JP22951586 A JP 22951586A JP S6385842 A JPS6385842 A JP S6385842A
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- JP
- Japan
- Prior art keywords
- address
- memory
- speed memory
- limit value
- high speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 11
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速メモリと低速メモリとを切り換えて用いる
情報処理装置に関するものである。
情報処理装置に関するものである。
中央処理装置（以下、ＣＰＵと略記する）とメモリとを
有し、種々の情報処理を行う装置において、高速処理を
可能とするためには高速にアクセスできるメモリ、すな
わち高速メモリを用いる必要がある。しかしすべてのメ
モリを高速メモリとすることは装置の大幅なコスト上昇
を伴うので、従来の情報処理装置では経済性を考慮して
メモリの一部だけを高速メモリとし、必要に応じて高速
メモリとアクセス時間は長いが低価格の低速メモリとを
切り換えて用いている。
有し、種々の情報処理を行う装置において、高速処理を
可能とするためには高速にアクセスできるメモリ、すな
わち高速メモリを用いる必要がある。しかしすべてのメ
モリを高速メモリとすることは装置の大幅なコスト上昇
を伴うので、従来の情報処理装置では経済性を考慮して
メモリの一部だけを高速メモリとし、必要に応じて高速
メモリとアクセス時間は長いが低価格の低速メモリとを
切り換えて用いている。
■チップにＩＣ化されたＣＰＵを持つこのような従来の
情報処理装置は、ＣＰＵの外部にアドレスを判定するた
めの手段を持ち、ＣＰＵが出力するアドレスが高速メモ
リに割り当てられたものか否かを判定して高速メモリま
たは低速メモリを切り換えてアクセスするようになって
いる。
情報処理装置は、ＣＰＵの外部にアドレスを判定するた
めの手段を持ち、ＣＰＵが出力するアドレスが高速メモ
リに割り当てられたものか否かを判定して高速メモリま
たは低速メモリを切り換えてアクセスするようになって
いる。
上述した従来の情報処理装置においては、メモリを切り
換えるための回路が複雑であるため、この回路をＬＳＩ
化してもそれを構成するバッフブー回路における遅延や
配線遅延が問題となっていた。すなわち高速メモリに対
してこのような回路を構成することは容易ではなく、従
って高速メモリの高速性を十分に生かすことは困難であ
った。
換えるための回路が複雑であるため、この回路をＬＳＩ
化してもそれを構成するバッフブー回路における遅延や
配線遅延が問題となっていた。すなわち高速メモリに対
してこのような回路を構成することは容易ではなく、従
って高速メモリの高速性を十分に生かすことは困難であ
った。
しかしながらメモリの一部を高速化して装置の処理能力
の向上を図ることは非常に有益であり、そのため何らか
の工夫を行うことが必要であった。
の向上を図ることは非常に有益であり、そのため何らか
の工夫を行うことが必要であった。
本発明の目的は高速メモリの性能を十分に生かすことに
よって、高い処理能力を実現した情報処理装置を提供す
ることにある。
よって、高い処理能力を実現した情報処理装置を提供す
ることにある。
本発明は、ＩＣ化された中央処理装置と、この中央処理
装置がアクセスする第１のメモリと第２メモリとを有し
、第１のメモリはアクセス時間が比較的長く、第２のメ
モリはアクセス時間が比較的短くそして外部から入力さ
れる制御信号によってアクセス可能またはアクセス不可
能となる情報処理装置であって、 前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第１のメモリのアドレスであるか前記第２のメ
モリのアドレスであるかを判定するアドレス判定手段と
、 前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第２のメモリのアドレスであると前記アドレス
判定手段が判定した時、前記第２のメモリにアクセスを
可能とする前記制御信号を出力する信号発生手段とを有
することを特徴とする。
装置がアクセスする第１のメモリと第２メモリとを有し
、第１のメモリはアクセス時間が比較的長く、第２のメ
モリはアクセス時間が比較的短くそして外部から入力さ
れる制御信号によってアクセス可能またはアクセス不可
能となる情報処理装置であって、 前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第１のメモリのアドレスであるか前記第２のメ
モリのアドレスであるかを判定するアドレス判定手段と
、 前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第２のメモリのアドレスであると前記アドレス
判定手段が判定した時、前記第２のメモリにアクセスを
可能とする前記制御信号を出力する信号発生手段とを有
することを特徴とする。
すなわち、ＩＣ化されたＣＰＵ内に高速メモリへのアク
セスであるのか低速メモリへのアクセスであるのかを判
定する手段を設けることによって先に述べたメモリを切
り換える回路を不要とし、バフファー回路における遅延
や配線遅延により高速メモリの高速性が十分に生かされ
ないという問題を解決する。
セスであるのか低速メモリへのアクセスであるのかを判
定する手段を設けることによって先に述べたメモリを切
り換える回路を不要とし、バフファー回路における遅延
や配線遅延により高速メモリの高速性が十分に生かされ
ないという問題を解決する。
第１図は本発明の一実施例を示すブロック図である。
この情報処理装置はＣＰＵＩと、高速メモリ２と、低速
メモリ３と、アドレスバス４と、データバス５とを有し
ている。高速メモリ２は低速メモＩ７３に比べそのメモ
リ容量は小さいが、高速アクセスが可能である。また、
高速メモリ２は外部から入力される制御信号によってア
クセス可能またはアクセス不可能となる。ＣＰＵＩはＩ
Ｃ化されており、本発明に関連した構成要素として次の
（イ）〜（へ）を育している。
メモリ３と、アドレスバス４と、データバス５とを有し
ている。高速メモリ２は低速メモＩ７３に比べそのメモ
リ容量は小さいが、高速アクセスが可能である。また、
高速メモリ２は外部から入力される制御信号によってア
クセス可能またはアクセス不可能となる。ＣＰＵＩはＩ
Ｃ化されており、本発明に関連した構成要素として次の
（イ）〜（へ）を育している。
（イ）メモリをアクセスするためのアドレスａを格納し
、これを高速メモリ２と低速メモリ３に出力するアドレ
スレジスタ１１゜ （ロ）高速メモリ２に割り当てられているアドレスの上
限値ｊを保持する上限値レジスタ１２゜（ハ）高速メモ
リ２に割り当てられているアドレスの下限値ｋを保持す
る下限値レジスタ１３゜（ニ）アドレスレジスタ１１が
出力するアドレスａと、上限値レジスタ１２が出力する
上限値ｊと、下限値レジスタ１３が出力する下限値にと
を比較し、上限値ｊ≦アドレスａまたはアドレスａく下
限値にのとき論理レベル“１”の信号を出力し、下限値
に≦アドレスａく上限値ｊのとき論理レベル“０”の信
号を出力する比較器１４゜ （ホ）比較器１４が論理レベル“０”の信号を出力した
とき、ＣＰＵＩのメモリリクエストｂにより論理レベル
“０”のセレクト信号Ｓを所定のタイミングで高速メモ
リ２に出力するタイミング制御回路１５゜ （へ）高速メモリ２または低速メモリ３から読み込んだ
命令を格納する命令レジスタ１６゜なお、上限値レジス
タ１２と下限値レジスタ１３の内容は高速メモリ２に割
り当てるアドレスに応じてＣＰＵＩの命令により書き替
え可能である。また、本発明に特に関連のある上限値レ
ジスタ１２゜下限値レジスタ１３．比較器１４．タイミ
ング制御回路１５はＣＰＵＩのバスインタフェース部に
設けられている。
、これを高速メモリ２と低速メモリ３に出力するアドレ
スレジスタ１１゜ （ロ）高速メモリ２に割り当てられているアドレスの上
限値ｊを保持する上限値レジスタ１２゜（ハ）高速メモ
リ２に割り当てられているアドレスの下限値ｋを保持す
る下限値レジスタ１３゜（ニ）アドレスレジスタ１１が
出力するアドレスａと、上限値レジスタ１２が出力する
上限値ｊと、下限値レジスタ１３が出力する下限値にと
を比較し、上限値ｊ≦アドレスａまたはアドレスａく下
限値にのとき論理レベル“１”の信号を出力し、下限値
に≦アドレスａく上限値ｊのとき論理レベル“０”の信
号を出力する比較器１４゜ （ホ）比較器１４が論理レベル“０”の信号を出力した
とき、ＣＰＵＩのメモリリクエストｂにより論理レベル
“０”のセレクト信号Ｓを所定のタイミングで高速メモ
リ２に出力するタイミング制御回路１５゜ （へ）高速メモリ２または低速メモリ３から読み込んだ
命令を格納する命令レジスタ１６゜なお、上限値レジス
タ１２と下限値レジスタ１３の内容は高速メモリ２に割
り当てるアドレスに応じてＣＰＵＩの命令により書き替
え可能である。また、本発明に特に関連のある上限値レ
ジスタ１２゜下限値レジスタ１３．比較器１４．タイミ
ング制御回路１５はＣＰＵＩのバスインタフェース部に
設けられている。
第２図はＣＰＵＩが高速メモリ２および低速メモリ３を
アクセスする時の各信号のタイミングチャートである。
アクセスする時の各信号のタイミングチャートである。
この図を第１図と共に用いて本装置の動作を説明する。
ＣＰＵＩはメモリから命令を読み込む場合、まずメモリ
のアドレスａをアドレスレジスタ１１に格納し、このア
ドレスを高速メモリ２および低速メモリ３にアドレスバ
ス４を介して出力する。アドレスａを出力するタイミン
グは、第２図に示したように、ＣＰＵＩを動作させるた
めの基本クロックであるクロックＣの立ち上がりに同期
している。アドレスａは比較器１４にも出力されており
、ここで上限値レジスタ１２にあらかじめ格納されてい
る高速メモリのアドレスの上限値ｊおよび下限値レジス
タ１３にあらかじめ格納されている下限値にと比較され
る。アドレスａが高速メモリ２に割り当てたアドレスＹ
であった場合には、下限値に≦アドレスａ〈上限値ｊと
なるので、比較器１４は論理レベル“０”の信号を出力
する。タイミング制御回路１５はこの信号を受け、メモ
リリクエストｂによって論理レベル“０”のセレクト信
号Ｓを第２図に示したタイミングで高速メモリ２に制御
信号として出力する。高速メモリ２はこの信号を受ける
とアクセスを可能とし、アドレスＹの内容をリードデー
タｄとしてデータバス５を介して命令レジスタ１６に出
力する。
のアドレスａをアドレスレジスタ１１に格納し、このア
ドレスを高速メモリ２および低速メモリ３にアドレスバ
ス４を介して出力する。アドレスａを出力するタイミン
グは、第２図に示したように、ＣＰＵＩを動作させるた
めの基本クロックであるクロックＣの立ち上がりに同期
している。アドレスａは比較器１４にも出力されており
、ここで上限値レジスタ１２にあらかじめ格納されてい
る高速メモリのアドレスの上限値ｊおよび下限値レジス
タ１３にあらかじめ格納されている下限値にと比較され
る。アドレスａが高速メモリ２に割り当てたアドレスＹ
であった場合には、下限値に≦アドレスａ〈上限値ｊと
なるので、比較器１４は論理レベル“０”の信号を出力
する。タイミング制御回路１５はこの信号を受け、メモ
リリクエストｂによって論理レベル“０”のセレクト信
号Ｓを第２図に示したタイミングで高速メモリ２に制御
信号として出力する。高速メモリ２はこの信号を受ける
とアクセスを可能とし、アドレスＹの内容をリードデー
タｄとしてデータバス５を介して命令レジスタ１６に出
力する。
一方、アドレスレジスタ１１に格納されアドレスａが低
速メモリ３のアドレスＷである場合には、上限値ｊ≦ア
ドレスａまたはアドレスａ〈下限値にとなるので、比較
器１４は論理レベル“１”の信号を出力し、タイミング
制御回路１５は論理レベル″０″のセレクト信号Ｓは出
力しない。従って、高速メモリ２はデータを出力せず、
低速メモリ３がアドレスＷの内容をリードデータｄとし
て命令レジスタ１６に出力する。
速メモリ３のアドレスＷである場合には、上限値ｊ≦ア
ドレスａまたはアドレスａ〈下限値にとなるので、比較
器１４は論理レベル“１”の信号を出力し、タイミング
制御回路１５は論理レベル″０″のセレクト信号Ｓは出
力しない。従って、高速メモリ２はデータを出力せず、
低速メモリ３がアドレスＷの内容をリードデータｄとし
て命令レジスタ１６に出力する。
以上説明したように本発明の情報処理装置のＣＰＵは、
アドレスが高速メモリのアドレスであるか否かを判定し
、その結果に基づいてメモリを制御する信号を出力する
回路をチップ内に持っている。従って、高速メモリは特
別な外部回路を必要とせず、高速メモリのスピードを十
分に生かした高い処理能力を持つ情報処理装置を実現す
ることができる。
アドレスが高速メモリのアドレスであるか否かを判定し
、その結果に基づいてメモリを制御する信号を出力する
回路をチップ内に持っている。従って、高速メモリは特
別な外部回路を必要とせず、高速メモリのスピードを十
分に生かした高い処理能力を持つ情報処理装置を実現す
ることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
この一実施例のタイミングチャートである。 １・・・・・ＣＰＵ ２・・・・・高速メモリ ３・・・・・低速メモリ ４・・・・・アドレスバス ５・・・・・データバス １１・・・・・アドレスレジスタ １２・・・・・上限値レジスタ １３・・・・・下限値レジスタ １４・・・・・比較器 １５・・・・・タイミング制御回路 １６・・・・・命令レジスタ
この一実施例のタイミングチャートである。 １・・・・・ＣＰＵ ２・・・・・高速メモリ ３・・・・・低速メモリ ４・・・・・アドレスバス ５・・・・・データバス １１・・・・・アドレスレジスタ １２・・・・・上限値レジスタ １３・・・・・下限値レジスタ １４・・・・・比較器 １５・・・・・タイミング制御回路 １６・・・・・命令レジスタ
Claims (1)
- （１）ＩＣ化された中央処理装置と、この中央処理装置
がアクセスする第１のメモリと第２のメモリとを有し、
第１のメモリはアクセス時間が比較的長く、第２のメモ
リはアクセス時間が比較的短くそして外部から入力され
る制御信号によってアクセス可能またはアクセス不可能
となる情報処理装置であって、 前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第１のメモリのアドレスであるか前記第２のメ
モリのアドレスであるかを判定するアドレス判定手段と
、 前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第２のメモリのアドレスであると前記アドレス
判定手段が判定した時、前記第２のメモリにアクセスを
可能とする前記制御信号を出力する信号発生手段とを有
することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22951586A JPS6385842A (ja) | 1986-09-30 | 1986-09-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22951586A JPS6385842A (ja) | 1986-09-30 | 1986-09-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6385842A true JPS6385842A (ja) | 1988-04-16 |
Family
ID=16893380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22951586A Pending JPS6385842A (ja) | 1986-09-30 | 1986-09-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6385842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376448A (en) * | 1989-12-08 | 1994-12-27 | Nippon Zeon Co., Ltd. | Rubber covered roll and rubber composition for rubber covered roll |
| EP0869508A2 (en) * | 1997-03-31 | 1998-10-07 | Nec Corporation | Microcomputer capable of suppressing power consumption even if a program memory is increased in capacity |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429940A (en) * | 1977-08-10 | 1979-03-06 | Fujitsu Ltd | Microprocessor controller |
| JPS5712468A (en) * | 1980-06-24 | 1982-01-22 | Nec Corp | Address speed changing type storage device |
| JPS61118850A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | マイクロプロセツサ |
-
1986
- 1986-09-30 JP JP22951586A patent/JPS6385842A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429940A (en) * | 1977-08-10 | 1979-03-06 | Fujitsu Ltd | Microprocessor controller |
| JPS5712468A (en) * | 1980-06-24 | 1982-01-22 | Nec Corp | Address speed changing type storage device |
| JPS61118850A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | マイクロプロセツサ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376448A (en) * | 1989-12-08 | 1994-12-27 | Nippon Zeon Co., Ltd. | Rubber covered roll and rubber composition for rubber covered roll |
| EP0869508A2 (en) * | 1997-03-31 | 1998-10-07 | Nec Corporation | Microcomputer capable of suppressing power consumption even if a program memory is increased in capacity |
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