JPH1011411A - 割込み制御システム - Google Patents
割込み制御システムInfo
- Publication number
- JPH1011411A JPH1011411A JP16540996A JP16540996A JPH1011411A JP H1011411 A JPH1011411 A JP H1011411A JP 16540996 A JP16540996 A JP 16540996A JP 16540996 A JP16540996 A JP 16540996A JP H1011411 A JPH1011411 A JP H1011411A
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- JP
- Japan
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- interrupt
- interruption
- flag
- control system
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Abstract
(57)【要約】
【課題】 多数の割込み発生要因の割込み通知先を、固
定的とせずに、ダイナミックに変更可能としたマルチプ
ロセッサシステムにおける割込み制御方式を提供する。 【解決手段】 伝送路１からのフレーム４５のヘッダ４
４に割込み要因を示す情報（アドレス）４１を付加し、
この情報により割込み対応テーブル７の割込み先を示す
割込み番号４２を検索する。この検索された割込み番号
４２に対応したフラグ４３に“１”を立て、このフラグ
が“１”に対応した割込み番号が示す割込み先（ＰＣ
Ｕ）に対して、割込み発生回路８にて割込み信号（９〜
１２）を生成する。テーブル７の内容を書換え自在とす
ることで、割込み要因と割込み先とがダイナミックに変
更できる。
定的とせずに、ダイナミックに変更可能としたマルチプ
ロセッサシステムにおける割込み制御方式を提供する。 【解決手段】 伝送路１からのフレーム４５のヘッダ４
４に割込み要因を示す情報（アドレス）４１を付加し、
この情報により割込み対応テーブル７の割込み先を示す
割込み番号４２を検索する。この検索された割込み番号
４２に対応したフラグ４３に“１”を立て、このフラグ
が“１”に対応した割込み番号が示す割込み先（ＰＣ
Ｕ）に対して、割込み発生回路８にて割込み信号（９〜
１２）を生成する。テーブル７の内容を書換え自在とす
ることで、割込み要因と割込み先とがダイナミックに変
更できる。
Description
【０００１】
【発明の属する技術分野】本発明は割込み制御システム
に関し、特に複数のプロセッサと、これ等プロセッサが
接続された共通バスと、外部伝送路と前記共通バスとの
間のインタフェース機能を有し前記外部伝送路からの受
信データを前記プロセッサへ引渡すための割込み信号を
生成する割込み制御部とを含む情報処理装置における割
込み制御システムに関するものである。
に関し、特に複数のプロセッサと、これ等プロセッサが
接続された共通バスと、外部伝送路と前記共通バスとの
間のインタフェース機能を有し前記外部伝送路からの受
信データを前記プロセッサへ引渡すための割込み信号を
生成する割込み制御部とを含む情報処理装置における割
込み制御システムに関するものである。
【０００２】
【従来の技術】従来この種の割込み制御方式では、複数
のプロセッサと周辺回路を使用した情報処理装置におい
て、ハードウェア設計の段階で固定的に配分された割込
み信号を用いて、事象の発生毎に割込み信号を発生する
様になっている。
のプロセッサと周辺回路を使用した情報処理装置におい
て、ハードウェア設計の段階で固定的に配分された割込
み信号を用いて、事象の発生毎に割込み信号を発生する
様になっている。
【０００３】例えば、特開昭６２−２１２７５８号公報
には、周辺装置からの割込み要求を認識して割込み許可
信号を生成し、その許可信号に対応した割込みベクタを
生成するという一般的な割込み制御技術が開示されてい
る。
には、周辺装置からの割込み要求を認識して割込み許可
信号を生成し、その許可信号に対応した割込みベクタを
生成するという一般的な割込み制御技術が開示されてい
る。
【０００４】
【発明が解決しようとする課題】この様な従来の割込み
制御技術においては、割込み要因と割込み信号との分配
をダイナミックに変更することができない。その理由
は、割込み発生及び検出回路が全てハードウェアロジッ
ク回路にて構成されているので、ハードウェア設計の段
階で上記の分配方法が固定されてしまい、また割込み発
生要因も固定されてしまうためである。
制御技術においては、割込み要因と割込み信号との分配
をダイナミックに変更することができない。その理由
は、割込み発生及び検出回路が全てハードウェアロジッ
ク回路にて構成されているので、ハードウェア設計の段
階で上記の分配方法が固定されてしまい、また割込み発
生要因も固定されてしまうためである。
【０００５】本発明の目的は、多数の割込み発生要因の
割込み通知先をダイナミックに変更自在とした割込み制
御システムを提供することである。
割込み通知先をダイナミックに変更自在とした割込み制
御システムを提供することである。
【０００６】
【課題を過解決するための手段】本発明によれば、複数
のプロセッサと、これ等プロセッサが接続された共通バ
スと、外部伝送路と前記共通バスとの間のインタフェー
ス機能を有し前記外部伝送路からの受信データを前記プ
ロセッサへ引渡すための割込み信号を生成する割込み制
御手段とを含む情報処理装置における割込み制御システ
ムであって、前記割込み制御手段は、割込み要因情報と
割込み先情報とが予め対応付けられて格納された割込み
対応テーブルと、前記受信データに予め付加された割込
み要因情報に対応した前記割込み対応テーブの割込み先
情報が示す割込み先プロセッサへ割込みを信号を生成す
る割込み信号発生手段とを含むことを特徴とする割込み
制御システムが得られる。
のプロセッサと、これ等プロセッサが接続された共通バ
スと、外部伝送路と前記共通バスとの間のインタフェー
ス機能を有し前記外部伝送路からの受信データを前記プ
ロセッサへ引渡すための割込み信号を生成する割込み制
御手段とを含む情報処理装置における割込み制御システ
ムであって、前記割込み制御手段は、割込み要因情報と
割込み先情報とが予め対応付けられて格納された割込み
対応テーブルと、前記受信データに予め付加された割込
み要因情報に対応した前記割込み対応テーブの割込み先
情報が示す割込み先プロセッサへ割込みを信号を生成す
る割込み信号発生手段とを含むことを特徴とする割込み
制御システムが得られる。
【０００７】そして、前記割込み対応テーブルには、前
記割込み要因情報に対応したフラグが設けられており、
割込み要因の発生に応答してこの割込み要因情報に対応
したフラグがセットされるようになっており、前記割込
み信号発生手段は、前記フラグのセットに応答してこの
フラグに対応した前記割込み先情報が示す割込み先プロ
セッサへ割込みを信号を生成するよう構成されているこ
とを特徴としている。
記割込み要因情報に対応したフラグが設けられており、
割込み要因の発生に応答してこの割込み要因情報に対応
したフラグがセットされるようになっており、前記割込
み信号発生手段は、前記フラグのセットに応答してこの
フラグに対応した前記割込み先情報が示す割込み先プロ
セッサへ割込みを信号を生成するよう構成されているこ
とを特徴としている。
【０００８】また、前記割込み制御手段は前記受信デー
タを一時格納する格納手段を有し、前記割込み先のプロ
セッサは前記割込み信号に応答して前記格納手段の格納
データを前記共通バスを介して引取るようにしたことを
特徴としている。
タを一時格納する格納手段を有し、前記割込み先のプロ
セッサは前記割込み信号に応答して前記格納手段の格納
データを前記共通バスを介して引取るようにしたことを
特徴としている。
【０００９】更に、前記割込み信号発生手段は前記プロ
セッサの各々に対応したレジスタを有し、前記前記フラ
グのセットに応答してこのフラグに対応した前記レジス
タへ前記割込み信号をセットするよう構成されているこ
とを特徴としている。
セッサの各々に対応したレジスタを有し、前記前記フラ
グのセットに応答してこのフラグに対応した前記レジス
タへ前記割込み信号をセットするよう構成されているこ
とを特徴としている。
【００１０】更にはまた、前記割り込み対応テーブルの
内容は書換え自在であることを特徴としている。
内容は書換え自在であることを特徴としている。
【００１１】
【発明の実施の形態】本発明の作用につき述べる。割込
み要因情報と割込み先情報とが互いに対応して予め格納
された割込み対応テーブルを設けておき、割込み要因に
基づいて当該テーブルを索引し、この索引により得られ
た対応割込み先へ割込み信号を生成して送出するよう構
成する。このテーブルの内容を固定とせず任意に書換え
自在とすることで、多数の割込み発生要因の割込み通知
先を、ダイナミックに変更できる。
み要因情報と割込み先情報とが互いに対応して予め格納
された割込み対応テーブルを設けておき、割込み要因に
基づいて当該テーブルを索引し、この索引により得られ
た対応割込み先へ割込み信号を生成して送出するよう構
成する。このテーブルの内容を固定とせず任意に書換え
自在とすることで、多数の割込み発生要因の割込み通知
先を、ダイナミックに変更できる。
【００１２】以下に、本発明の実施例について図面を用
いて説明する。
いて説明する。
【００１３】図１は本発明の一実施例のシステムブロッ
ク図である。図１を参照すると、複数のＣＰＵ（プロセ
ッサ）１３〜１６は互いに共通バス１７に接続されてい
る。データ分離回路３は外部伝送路１と共通バス１７と
の間に設けられてこれ等伝送路と共通バスとのインタフ
ェース機能を有している。
ク図である。図１を参照すると、複数のＣＰＵ（プロセ
ッサ）１３〜１６は互いに共通バス１７に接続されてい
る。データ分離回路３は外部伝送路１と共通バス１７と
の間に設けられてこれ等伝送路と共通バスとのインタフ
ェース機能を有している。
【００１４】このデータ分離回路３は伝送路１から受信
するフレームデータを、図２に示す如く、フレームデー
タ４５内にあるヘッダ４４の論理番号で示す宛先に転送
する。この論理番号は、ＣＰＵ１３，ＣＰＵ１４，ＣＰ
Ｕ１５，ＣＰＵ１６毎に夫々予め割振られており一つの
ＣＰＵが１または複数の論理番号を持つ。ＣＰＵ１３〜
１６とデータ分離回路３は共通バス１７で相互に接続さ
れており受信フレームデータ４５の転送を行う。
するフレームデータを、図２に示す如く、フレームデー
タ４５内にあるヘッダ４４の論理番号で示す宛先に転送
する。この論理番号は、ＣＰＵ１３，ＣＰＵ１４，ＣＰ
Ｕ１５，ＣＰＵ１６毎に夫々予め割振られており一つの
ＣＰＵが１または複数の論理番号を持つ。ＣＰＵ１３〜
１６とデータ分離回路３は共通バス１７で相互に接続さ
れており受信フレームデータ４５の転送を行う。
【００１５】伝送路１からのフレームデータをデータ分
離回路３内部で処理可能な形態に変換する物理インタフ
ェース２に、割込みの検出と生成を行う割込み制御部１
８が接続されている。この割込み制御部１８内には、メ
モリからなる割込み対応テーブル７と、このテーブル７
の情報解析の結果から割込み９，割込み１０，割込み１
１，割込み１２の内の一つの割込み信号を発生する割込
み発生回路８とが設けられている。これ等各割込み信号
はＣＰＵ１３〜１６に夫々割振られている。
離回路３内部で処理可能な形態に変換する物理インタフ
ェース２に、割込みの検出と生成を行う割込み制御部１
８が接続されている。この割込み制御部１８内には、メ
モリからなる割込み対応テーブル７と、このテーブル７
の情報解析の結果から割込み９，割込み１０，割込み１
１，割込み１２の内の一つの割込み信号を発生する割込
み発生回路８とが設けられている。これ等各割込み信号
はＣＰＵ１３〜１６に夫々割振られている。
【００１６】内部バス６には、ＣＰＵ５，データ受信制
御部４，割込み制御部１８及びバッファメモリ１９が接
続されている。このバッファメモリ１９はバスインタフ
ェース２０を介して共通バス１７に接続されている。
御部４，割込み制御部１８及びバッファメモリ１９が接
続されている。このバッファメモリ１９はバスインタフ
ェース２０を介して共通バス１７に接続されている。
【００１７】次に、図２を参照して回路の動作を説明す
る。図２は割込み対応テーブル７の例を示しており、メ
モリ番地４１，割込み番号４２及びフラグ４３が互いに
対応して予め格納されている。メモリ番地４１はフレー
ムヘッダ４４に示された割込み要因を示す論理番号に対
応しており、１６進（ｈ）表示で示す。
る。図２は割込み対応テーブル７の例を示しており、メ
モリ番地４１，割込み番号４２及びフラグ４３が互いに
対応して予め格納されている。メモリ番地４１はフレー
ムヘッダ４４に示された割込み要因を示す論理番号に対
応しており、１６進（ｈ）表示で示す。
【００１８】データ分離回路３は伝送路１からくるフレ
ーム４５を宛先毎に分配する機能を有する。物理インタ
フェース２において、伝送路１から受信するデータをデ
ータ分離回路３内部で処理可能な形態に変換し、フレー
ム４５のヘッダ４４内にある論理番号をデータ受信制御
部４が認識して、その論理番号が示す割込み対応テーブ
ル７内の対応するフラグ４３を書換える。データ受信制
御部４はフラグ４３を書換えると共に受信したフレーム
をバッファメモリ１９に格納する。
ーム４５を宛先毎に分配する機能を有する。物理インタ
フェース２において、伝送路１から受信するデータをデ
ータ分離回路３内部で処理可能な形態に変換し、フレー
ム４５のヘッダ４４内にある論理番号をデータ受信制御
部４が認識して、その論理番号が示す割込み対応テーブ
ル７内の対応するフラグ４３を書換える。データ受信制
御部４はフラグ４３を書換えると共に受信したフレーム
をバッファメモリ１９に格納する。
【００１９】フラグが立ったことをトリガにして、割込
み制御部１８は割込み対応テーブル７上の対応する割込
み番号を読出し、割込み信号を発生する。
み制御部１８は割込み対応テーブル７上の対応する割込
み番号を読出し、割込み信号を発生する。
【００２０】例えば、割込み信号９が発生された場合、
ＣＰＵ１３は共通バス７を介してバッファメモリ１９上
の自分宛のフレームを引取りに行く。
ＣＰＵ１３は共通バス７を介してバッファメモリ１９上
の自分宛のフレームを引取りに行く。
【００２１】図２を参照して割込み対応テーブル７の詳
細を説明すると、伝送路１から受信したフレーム４５の
ヘッダ４４に“０００３”という論理番号が格納されて
いた場合、この“０００３”が示すテーブル７上のフラ
グ４３を“１”に書換える。テーブル７に、例えば、メ
モリを使用した場合、“０００３”はメモリ番地を示す
値となり、“０００３ｈ”番地内のフラグに割振られた
ビットが書換えられることになる。
細を説明すると、伝送路１から受信したフレーム４５の
ヘッダ４４に“０００３”という論理番号が格納されて
いた場合、この“０００３”が示すテーブル７上のフラ
グ４３を“１”に書換える。テーブル７に、例えば、メ
モリを使用した場合、“０００３”はメモリ番地を示す
値となり、“０００３ｈ”番地内のフラグに割振られた
ビットが書換えられることになる。
【００２２】割込み９〜１２の各割込み信号に割込み番
号を順に０，１，２，３と割振っていた場合、“０００
３ｈ”番地のフラグが“１”に変化したことを割込み発
生回路８が検出すると、“０００３ｈ”番地内の割込み
番号である“００００００００”を読取り対応する割込
み信号を発生する。この場合は、割込み番号が“０００
０００００”なので、割込み９を出力することになる。
号を順に０，１，２，３と割振っていた場合、“０００
３ｈ”番地のフラグが“１”に変化したことを割込み発
生回路８が検出すると、“０００３ｈ”番地内の割込み
番号である“００００００００”を読取り対応する割込
み信号を発生する。この場合は、割込み番号が“０００
０００００”なので、割込み９を出力することになる。
【００２３】次に、本発明の他の実施例について図３を
参照して説明する。尚、図３において、図１と同等部分
は同一符号にて示す。
参照して説明する。尚、図３において、図１と同等部分
は同一符号にて示す。
【００２４】図３を参照すると、図１に示されていた割
込み制御部１８がなくなり、割込み対応テーブル７だけ
が内部バス６に接続されている。更に、割込み信号９〜
１２を夫々出力するためにレジスタ６６〜６９が新たに
追加されている。
込み制御部１８がなくなり、割込み対応テーブル７だけ
が内部バス６に接続されている。更に、割込み信号９〜
１２を夫々出力するためにレジスタ６６〜６９が新たに
追加されている。
【００２５】この４つのレジスタは、例えばフリップフ
ロップ回路構成とされて内部バス６に接続されており、
データ受信制御部４またはＣＰＵ５からデータをセット
することができるようになっている。
ロップ回路構成とされて内部バス６に接続されており、
データ受信制御部４またはＣＰＵ５からデータをセット
することができるようになっている。
【００２６】図１の例では、割込み対応テーブル７内の
フラグが立ったことを割込み発生回路８が認識して割込
み信号を発生していたが、図３の例では専用のフラグ検
出回路がなく、その代りにデータ受信制御部４がヘッダ
４４の値を識別して対応するレジスタに、テーブル７の
フラグを写して書込むことで、各ＣＰＵに対して割込み
信号を発生する。
フラグが立ったことを割込み発生回路８が認識して割込
み信号を発生していたが、図３の例では専用のフラグ検
出回路がなく、その代りにデータ受信制御部４がヘッダ
４４の値を識別して対応するレジスタに、テーブル７の
フラグを写して書込むことで、各ＣＰＵに対して割込み
信号を発生する。
【００２７】この実施例では、先述した図１の実施例に
比し、回路を実現する上で回路規模を縮小できるという
効果がある。
比し、回路を実現する上で回路規模を縮小できるという
効果がある。
【００２８】
【発明の効果】第１の効果は、マルチプロセッサ構成の
システムにおいて共通バスの負荷を軽減できるというこ
とである。その理由は、フレームの受信を割込みで通知
できるため、各ＣＰＵがデータ分離回路に対して共通バ
ス経由で受信確認を行う必要がないためである。
システムにおいて共通バスの負荷を軽減できるというこ
とである。その理由は、フレームの受信を割込みで通知
できるため、各ＣＰＵがデータ分離回路に対して共通バ
ス経由で受信確認を行う必要がないためである。
【００２９】第２の効果は、各ＣＰＵと論理番号の対応
が自由に変更できるということである。その理由は、論
理番号と割込みの対応テーブルの内容を書換え可能なメ
モリ上に保持しているということである。また、このメ
モリを内部バスまたは共通バスを経由してシステム運用
中にも書換え可能であるということである。
が自由に変更できるということである。その理由は、論
理番号と割込みの対応テーブルの内容を書換え可能なメ
モリ上に保持しているということである。また、このメ
モリを内部バスまたは共通バスを経由してシステム運用
中にも書換え可能であるということである。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の割込み対応テーブルの例を説明する図で
ある。
ある。
【図３】本発明の他の実施例を示すブロック図である。
１ 伝送路 ２ 物理インタフェース ３ データ分離回路 ４ データ受信制御部 ５，１３〜１６ ＣＰＵ ６ 内部バス ７ 割込み対応テーブル ８ 割込み発生回路 ９〜１２ 割込み信号 １７ 共通バス １８ 割込み制御部 １９ バッファメモリ ２０ バスインタフェース
Claims (5)
- 【請求項１】 複数のプロセッサと、これ等プロセッサ
が接続された共通バスと、外部伝送路と前記共通バスと
の間のインタフェース機能を有し前記外部伝送路からの
受信データを前記プロセッサへ引渡すための割込み信号
を生成する割込み制御手段とを含む情報処理装置におけ
る割込み制御システムであって、 前記割込み制御手段は、 割込み要因情報と割込み先情報とが予め対応付けられて
格納された割込み対応テーブルと、 前記受信データに予め付加された割込み要因情報に対応
した前記割込み対応テーブの割込み先情報が示す割込み
先プロセッサへ割込みを信号を生成する割込み信号発生
手段と、 を含むことを特徴とする割込み制御システム。 - 【請求項２】 前記割込み対応テーブルには、前記割込
み要因情報に対応したフラグが設けられており、割込み
要因の発生に応答してこの割込み要因情報に対応したフ
ラグがセットされるようになっており、前記割込み信号
発生手段は、前記フラグのセットに応答してこのフラグ
に対応した前記割込み先情報が示す割込み先プロセッサ
へ割込みを信号を生成するよう構成されていることを特
徴とする請求項１記載の割込み制御システム。 - 【請求項３】 前記割込み制御手段は前記受信データを
一時格納する格納手段を有し、前記割込み先のプロセッ
サは前記割込み信号に応答して前記格納手段の格納デー
タを前記共通バスを介して引取るようにしたことを特徴
とする請求項１または２記載の割込み制御システム。 - 【請求項４】 前記割込み信号発生手段は前記プロセッ
サの各々に対応したレジスタを有し、前記前記フラグの
セットに応答してこのフラグに対応した前記レジスタへ
前記割込み信号をセットするよう構成されていることを
特徴とする請求項１〜３いずれか記載の割込み制御シス
テム。 - 【請求項５】 前記割り込み対応テーブルの内容は書換
え自在であることを特徴とする請求項１〜４いずれか記
載の割込み制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16540996A JPH1011411A (ja) | 1996-06-26 | 1996-06-26 | 割込み制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16540996A JPH1011411A (ja) | 1996-06-26 | 1996-06-26 | 割込み制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011411A true JPH1011411A (ja) | 1998-01-16 |
Family
ID=15811870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16540996A Pending JPH1011411A (ja) | 1996-06-26 | 1996-06-26 | 割込み制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011411A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338184A (ja) * | 2005-05-31 | 2006-12-14 | Nec Electronics Corp | 割り込み分配装置及び割り込み分配システム |
| US8266358B2 (en) | 2008-03-18 | 2012-09-11 | Ricoh Company, Limited | Image processing device, image processing method, and recording medium |
| GB2507396A (en) * | 2012-10-26 | 2014-04-30 | Advanced Risc Mach Ltd | Configurable distribution of message signalled interrupts in amultiprocessor system |
-
1996
- 1996-06-26 JP JP16540996A patent/JPH1011411A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338184A (ja) * | 2005-05-31 | 2006-12-14 | Nec Electronics Corp | 割り込み分配装置及び割り込み分配システム |
| US8266358B2 (en) | 2008-03-18 | 2012-09-11 | Ricoh Company, Limited | Image processing device, image processing method, and recording medium |
| USRE46456E1 (en) | 2008-03-18 | 2017-06-27 | Ricoh Company, Ltd. | Image processing device, image processing method, and recording medium |
| GB2507396A (en) * | 2012-10-26 | 2014-04-30 | Advanced Risc Mach Ltd | Configurable distribution of message signalled interrupts in amultiprocessor system |
| US8924615B2 (en) | 2012-10-26 | 2014-12-30 | Arm Limited | Communication of message signalled interrupts |
| CN104756094A (zh) * | 2012-10-26 | 2015-07-01 | Arm有限公司 | 消息讯号中断的通信 |
| CN104756094B (zh) * | 2012-10-26 | 2018-04-24 | Arm 有限公司 | 消息讯号中断的通信 |
| GB2507396B (en) * | 2012-10-26 | 2020-09-23 | Advanced Risc Mach Ltd | Communication of message signalled interrupts |
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