JPS63244500A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS63244500A JPS63244500A JP62078522A JP7852287A JPS63244500A JP S63244500 A JPS63244500 A JP S63244500A JP 62078522 A JP62078522 A JP 62078522A JP 7852287 A JP7852287 A JP 7852287A JP S63244500 A JPS63244500 A JP S63244500A
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- 239000004065 semiconductor Substances 0.000 title claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005513 bias potential Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体不揮発性記憶装置に関するもので、特
に紫外線消去形電気的書き込み形の読み出し専用記憶装
置（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ： ＥＰＲＯ
Ｍ ）に使用されるものである。
に紫外線消去形電気的書き込み形の読み出し専用記憶装
置（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ： ＥＰＲＯ
Ｍ ）に使用されるものである。
（従来の技術）
従来、ＥＰＲＯＭ等の不揮発性記憶装置では、選択され
たワード線にハイレベルを印加する。このハイレベルは
書き込み時には高い電位（例えば１２．５Ｖ）、読み出
し時には５ｖというように書き込み時と読み出し時とで
チップ内部で切シ換える必要がある。この機能を果たす
のがいわゆる１切シ換え回路”である。
たワード線にハイレベルを印加する。このハイレベルは
書き込み時には高い電位（例えば１２．５Ｖ）、読み出
し時には５ｖというように書き込み時と読み出し時とで
チップ内部で切シ換える必要がある。この機能を果たす
のがいわゆる１切シ換え回路”である。
第３図はディプレーション形（Ｄ形）のトランジスタを
用いて実現したもっとも簡単な切シ換え回路の従来例で
ある。書き込み時には節点３と６に書き込み電位（ｖＰ
Ｐ）、節点４に読み出し電位（ｖｃｃ）、節点７にグラ
ウンドレベル（Ｖｓｓ）を印加すればトランジスタ１は
オンし、トランジスタ２はオフするので切シ換え節点５
（Ｖｇｗ ）に書き込み電位（Ｖｐｐ ）が発生する
。一方、読み出し時には節点３．４．７に読み出し電圧
、節点６にグランドレベルを印加すれば、トランジスタ
１はオフしトランジスタ２はオンするので切り換え節点
５には読み出し電位が発生する。
用いて実現したもっとも簡単な切シ換え回路の従来例で
ある。書き込み時には節点３と６に書き込み電位（ｖＰ
Ｐ）、節点４に読み出し電位（ｖｃｃ）、節点７にグラ
ウンドレベル（Ｖｓｓ）を印加すればトランジスタ１は
オンし、トランジスタ２はオフするので切シ換え節点５
（Ｖｇｗ ）に書き込み電位（Ｖｐｐ ）が発生する
。一方、読み出し時には節点３．４．７に読み出し電圧
、節点６にグランドレベルを印加すれば、トランジスタ
１はオフしトランジスタ２はオンするので切り換え節点
５には読み出し電位が発生する。
第４図はＥＰＲＯＭに使用される行デコーダ回路の代表
例である。行アドレスバツフア回路の出力を入力とする
ナンド回路８によって選択された、トランジスタ９〜１
２よシなる行デコーダ回路の出力節点１４には第３図に
示した切シ換え回路によって、書き込み時にはゆｖＰＰ
％読み出し時にはＶＣＣが印加される。
例である。行アドレスバツフア回路の出力を入力とする
ナンド回路８によって選択された、トランジスタ９〜１
２よシなる行デコーダ回路の出力節点１４には第３図に
示した切シ換え回路によって、書き込み時にはゆｖＰＰ
％読み出し時にはＶＣＣが印加される。
以上述べたように書き込み時にはトランジスタ１がオン
し、トランジスタ２がオフする必要がある。また第４図
のように行デコーダにディプレーション形トランジスタ
があると非選択の行デコーダの場合節点１３にはｖＰＰ
電位が印加される必要がある。このことからディプレー
シラン形トランリスタのしきい値電圧に制約が生ずる。
し、トランジスタ２がオフする必要がある。また第４図
のように行デコーダにディプレーション形トランジスタ
があると非選択の行デコーダの場合節点１３にはｖＰＰ
電位が印加される必要がある。このことからディプレー
シラン形トランリスタのしきい値電圧に制約が生ずる。
このしきい値電圧は基板バイアス電位ｖ８ＵＢの関数で
ＶＴＨＤ （ＶＳＵＩ ）と表わす。このしきい値電圧
の負数−ｖＴＨＤ（ｖ８ＵＢ）は基板バイアス電位が大
きくなると減少する。書き込み時にトランジスタ２がオ
フする条件は ０ ’ＣＣ” ＶＴＨＤ （ｖＣＣ） ＜ ０
’・・・・・・・・（１）トランジスタ１および１
０がオンする条件は−ｖｔｉｉｎ （Ｖｐｐ ） ＞
０ ・・・・・−−−−（２）となる。
ＶＴＨＤ （ＶＳＵＩ ）と表わす。このしきい値電圧
の負数−ｖＴＨＤ（ｖ８ＵＢ）は基板バイアス電位が大
きくなると減少する。書き込み時にトランジスタ２がオ
フする条件は ０ ’ＣＣ” ＶＴＨＤ （ｖＣＣ） ＜ ０
’・・・・・・・・（１）トランジスタ１および１
０がオンする条件は−ｖｔｉｉｎ （Ｖｐｐ ） ＞
０ ・・・・・−−−−（２）となる。
ディプレーション形トランジスタのしきい値電圧Ｖｔａ
ｎ（Ｖ＋ｔｒｍ）はディプレージ冒ン形トランジスタの
チャネルドーズ量（通常は砒素Ａ８をイオン注入する）
で決定され、ドーズ量が多い程−Ｖ、□Ｄ（ｖ８Ｕｌ）
は増加する。第５図はそれぞれ基板バイアスのないとき
のしきい値電圧−ｖＴＨＤ（Ｏ）、（１）式からのｖｃ
ｃ ”−ｖＴＨＤ（ＶＣＣ） 、（２）式からの−ｖＴ
ＨＤ（”ＰＰ）をチャネルドーズ量に対してプロットし
ている。チャネルドーズ量の下限はトランジスタ１、お
よび１０がオンする。即ち−ｖＴＨＤ（ＶＰＰ）＝０と
なる条件から決まる。チャネルドーズ量の上限はトラン
ジスタ２がオフする。即チーｖＴ１ｉＤ（ｖ、ｃ）＝ｖ
ｃＣｍ１ｎ（例えば４ｖ）となる条件から決する。
ｎ（Ｖ＋ｔｒｍ）はディプレージ冒ン形トランジスタの
チャネルドーズ量（通常は砒素Ａ８をイオン注入する）
で決定され、ドーズ量が多い程−Ｖ、□Ｄ（ｖ８Ｕｌ）
は増加する。第５図はそれぞれ基板バイアスのないとき
のしきい値電圧−ｖＴＨＤ（Ｏ）、（１）式からのｖｃ
ｃ ”−ｖＴＨＤ（ＶＣＣ） 、（２）式からの−ｖＴ
ＨＤ（”ＰＰ）をチャネルドーズ量に対してプロットし
ている。チャネルドーズ量の下限はトランジスタ１、お
よび１０がオンする。即ち−ｖＴＨＤ（ＶＰＰ）＝０と
なる条件から決まる。チャネルドーズ量の上限はトラン
ジスタ２がオフする。即チーｖＴ１ｉＤ（ｖ、ｃ）＝ｖ
ｃＣｍ１ｎ（例えば４ｖ）となる条件から決する。
従来この上限値と下限値の差即ちチャネルドーズ量の余
裕は広がった。しかしながら微細化が進み高集積化され
たデバイスでは例えばリード線のピッチが小さくなシト
ランリスタ１０のチャネル幅を狭くする必要がでてくる
。このとき狭いチャネル幅のトランジスタはいわゆる１
狭チャネル幅１効果によシ基板バイアス効果が大きくな
シ、第５図の−ｖＴＨＤ（ｖＣｃ）の値は下の方に移動
する。同時にチャネルドーズ量の下限値は増加し余裕が
著しく減少する。
裕は広がった。しかしながら微細化が進み高集積化され
たデバイスでは例えばリード線のピッチが小さくなシト
ランリスタ１０のチャネル幅を狭くする必要がでてくる
。このとき狭いチャネル幅のトランジスタはいわゆる１
狭チャネル幅１効果によシ基板バイアス効果が大きくな
シ、第５図の−ｖＴＨＤ（ｖＣｃ）の値は下の方に移動
する。同時にチャネルドーズ量の下限値は増加し余裕が
著しく減少する。
（発明が解決しようとする問題点）
本発明は、従来技術ではチャネルドーズ量の余裕が著し
く減少する点に鑑みてなされたもので、チャネルドーズ
量の余裕を増大させ得る半導体不揮発性記憶装置を提供
するものである。
く減少する点に鑑みてなされたもので、チャネルドーズ
量の余裕を増大させ得る半導体不揮発性記憶装置を提供
するものである。
［発明の構成］
（問題点を解決するための手段と作用）本発明は上記目
的を達成するために、高電位発生用トランジスタと読み
出し電位発生用トランジスタが並列接続され、その共通
接点に高電位と読み出し電位が選択的に発生される回路
において、読み出し電位発生用トランジスタが継続接続
され−ら− た２つのディプレーション形トランジスタからなシその
共通接点に他方の接点に高電位端子が接続されゲートに
書込み時に高電位が印加されるトランジスタが接続され
る切換え回路を有するもので、２つの読み出し用のディ
シレージョン形トランジスタを継続接続し、その共通節
点を書き込み時に、よ’ＪＶｐｐ側の電位にするもので
ある。
的を達成するために、高電位発生用トランジスタと読み
出し電位発生用トランジスタが並列接続され、その共通
接点に高電位と読み出し電位が選択的に発生される回路
において、読み出し電位発生用トランジスタが継続接続
され−ら− た２つのディプレーション形トランジスタからなシその
共通接点に他方の接点に高電位端子が接続されゲートに
書込み時に高電位が印加されるトランジスタが接続され
る切換え回路を有するもので、２つの読み出し用のディ
シレージョン形トランジスタを継続接続し、その共通節
点を書き込み時に、よ’ＪＶｐｐ側の電位にするもので
ある。
（実施例）
以下図面を参照して本発明の一実施例を詳細に説明する
。
。
即ち、第１図は本発明の一実施例を示し、節点４と切換
え節点５との間には読み出し電位発生用トランジスタ２
１．２２が継続接続され、このトランジスタ２１．２２
の各ゲートには節点７が接続される。前記トランジスタ
２１と２２の接続点である節点２４と高電位端子の節点
３との間にはトランジスタ２０が接続され、このトラン
ジスタ２０のゲートには書込み時に高電位が印加される
節点６が接続される。前記節点５と節点３との間には高
電位発生用トランジスタ２３が接続され、６一 このトランジスタ２３のゲートには節点６が接続される
。前記トランジスタ２０〜２３はディプレージ１ン形ト
ランジスタから形成される。すなわち、従来回路では節
点２４に対応した点がＶＣＣになりており、書き込み時
にトランジスタ２２がオンして切シ換わシ節点５の電位
が低下することが問題でありた。
え節点５との間には読み出し電位発生用トランジスタ２
１．２２が継続接続され、このトランジスタ２１．２２
の各ゲートには節点７が接続される。前記トランジスタ
２１と２２の接続点である節点２４と高電位端子の節点
３との間にはトランジスタ２０が接続され、このトラン
ジスタ２０のゲートには書込み時に高電位が印加される
節点６が接続される。前記節点５と節点３との間には高
電位発生用トランジスタ２３が接続され、６一 このトランジスタ２３のゲートには節点６が接続される
。前記トランジスタ２０〜２３はディプレージ１ン形ト
ランジスタから形成される。すなわち、従来回路では節
点２４に対応した点がＶＣＣになりており、書き込み時
にトランジスタ２２がオンして切シ換わシ節点５の電位
が低下することが問題でありた。
本実施例ではｖｃＭわシにトランジスタ２０と２１から
なる別の切Ｃ換わ多回路の切り換わシミ位を発生させ、
節点２４が必ずｖｃＣ電位よυ高くなるようにしたので
、トランジスタ２２がオンして節点５をＶＣＣ側に引っ
ばる問題がなくなった。
なる別の切Ｃ換わ多回路の切り換わシミ位を発生させ、
節点２４が必ずｖｃＣ電位よυ高くなるようにしたので
、トランジスタ２２がオンして節点５をＶＣＣ側に引っ
ばる問題がなくなった。
トランジスタ３０．３３にしたもので、読み出し時には
そのゲート電位６がグラウンドレベルになるので、ｖＰ
Ｐをグラウンドレベルにしても問題がなくなる。ただし
、書き込み時にはそのしきい値電圧は低下する。これを
嫌う場合は、節点６を書き込み時に昇圧すれば良い。な
お、第２図のトランジスタ３１．３２は第１図のトラン
ジスタ２１゜２２に対応し、節点３４は節点２４に対応
している。
そのゲート電位６がグラウンドレベルになるので、ｖＰ
Ｐをグラウンドレベルにしても問題がなくなる。ただし
、書き込み時にはそのしきい値電圧は低下する。これを
嫌う場合は、節点６を書き込み時に昇圧すれば良い。な
お、第２図のトランジスタ３１．３２は第１図のトラン
ジスタ２１゜２２に対応し、節点３４は節点２４に対応
している。
なお、本発明は行デコーダ以外の切換え電位を必要とす
る全ての回路に適用可能である。
る全ての回路に適用可能である。
［発明の効果コ
以上述べたように本発明によれば、デバイスを微細化し
て高速化した場合にも充分ディプレーション形トランジ
スタの余裕がとれるようになる。
て高速化した場合にも充分ディプレーション形トランジ
スタの余裕がとれるようになる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来の切換え回
路を示す回路図、第４図は従来の行デコーダ回路を示す
回路図、第５図は従来のしきい値電圧−チャネルドーズ
量特性を示す図である。 ２０．２３・・・高電位発生用トランジスタ、２１゜２
２・・・読み出し電位発生用トランジスタ。
明の他の実施例を示す回路図、第３図は従来の切換え回
路を示す回路図、第４図は従来の行デコーダ回路を示す
回路図、第５図は従来のしきい値電圧−チャネルドーズ
量特性を示す図である。 ２０．２３・・・高電位発生用トランジスタ、２１゜２
２・・・読み出し電位発生用トランジスタ。
Claims (1)
- 高電位発生用トランジスタと読み出し電位発生用トラ
ンジスタが並列接続され、その共通接点に高電位と読み
出し電位が選択的に発生される回路において、読み出し
電位発生用トランジスタが継続接続された２つのディプ
レーション形トランジスタからなりその共通接点に他方
の接点に高電位端子が接続されゲートに書込み時に高電
位が印加されるトランジスタが接続される切換え回路を
有する半導体不揮発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7852287A JPH0632230B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体不揮発性記憶装置 |
| US07/173,563 US4893275A (en) | 1987-03-31 | 1988-03-25 | High voltage switching circuit in a nonvolatile memory |
| KR1019880003525A KR910009351B1 (ko) | 1987-03-31 | 1988-03-30 | 불휘발성 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7852287A JPH0632230B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244500A true JPS63244500A (ja) | 1988-10-11 |
| JPH0632230B2 JPH0632230B2 (ja) | 1994-04-27 |
Family
ID=13664260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7852287A Expired - Fee Related JPH0632230B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4893275A (ja) |
| JP (1) | JPH0632230B2 (ja) |
| KR (1) | KR910009351B1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1225607B (it) * | 1988-07-06 | 1990-11-22 | Sgs Thomson Microelectronics | Circuito logico cmos per alta tensione |
| JPH0793019B2 (ja) * | 1988-09-02 | 1995-10-09 | 株式会社東芝 | 半導体集積回路 |
| GB2226727B (en) * | 1988-10-15 | 1993-09-08 | Sony Corp | Address decoder circuits for non-volatile memories |
| JP2569777B2 (ja) * | 1988-12-16 | 1997-01-08 | 日本電気株式会社 | 入力信号切り換え回路 |
| CH681928A5 (ja) * | 1989-04-26 | 1993-06-15 | Seiko Epson Corp | |
| KR920000962B1 (ko) * | 1989-05-26 | 1992-01-31 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 |
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| US5265052A (en) * | 1989-07-20 | 1993-11-23 | Texas Instruments Incorporated | Wordline driver circuit for EEPROM memory cell |
| JPH07111826B2 (ja) * | 1990-09-12 | 1995-11-29 | 株式会社東芝 | 半導体記憶装置 |
| JP2672740B2 (ja) * | 1991-10-07 | 1997-11-05 | 三菱電機株式会社 | マイクロコンピュータ |
| JPH05151789A (ja) * | 1991-11-29 | 1993-06-18 | Nec Corp | 電気的に書込・一括消去可能な不揮発性半導体記憶装置 |
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| JPH06338193A (ja) * | 1993-05-28 | 1994-12-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| US5969207A (en) * | 1994-02-02 | 1999-10-19 | Kozyuk; Oleg V. | Method for changing the qualitative and quantitative composition of a mixture of liquid hydrocarbons based on the effects of cavitation |
| GB9423051D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A voltage level converter |
| EP0782268B1 (en) * | 1995-12-29 | 2002-04-24 | STMicroelectronics S.r.l. | Supply voltages switch circuit |
| JP3180662B2 (ja) * | 1996-03-29 | 2001-06-25 | 日本電気株式会社 | 電源切り替え回路 |
| DE69630363D1 (de) * | 1996-05-24 | 2003-11-20 | St Microelectronics Srl | Zeilendekodierer für Speicher |
| US5937906A (en) * | 1997-05-06 | 1999-08-17 | Kozyuk; Oleg V. | Method and apparatus for conducting sonochemical reactions and processes using hydrodynamic cavitation |
| US5931771A (en) * | 1997-12-24 | 1999-08-03 | Kozyuk; Oleg V. | Method and apparatus for producing ultra-thin emulsions and dispersions |
| US5971601A (en) * | 1998-02-06 | 1999-10-26 | Kozyuk; Oleg Vyacheslavovich | Method and apparatus of producing liquid disperse systems |
| JP4199765B2 (ja) * | 2005-12-02 | 2008-12-17 | マイクロン テクノロジー，インコーポレイテッド | 高電圧スイッチング回路 |
| JP5191766B2 (ja) * | 2008-03-24 | 2013-05-08 | ルネサスエレクトロニクス株式会社 | デコーダ回路 |
| KR102072767B1 (ko) | 2013-11-21 | 2020-02-03 | 삼성전자주식회사 | 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치 |
| WO2015133987A1 (en) * | 2014-03-03 | 2015-09-11 | Intel Corporation | High voltage tolerant word-line driver |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| US4565932A (en) * | 1983-12-29 | 1986-01-21 | Motorola, Inc. | High voltage circuit for use in programming memory circuits (EEPROMs) |
| JPS6252797A (ja) * | 1985-08-30 | 1987-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-03-31 JP JP7852287A patent/JPH0632230B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-25 US US07/173,563 patent/US4893275A/en not_active Expired - Lifetime
- 1988-03-30 KR KR1019880003525A patent/KR910009351B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910009351B1 (ko) | 1991-11-12 |
| JPH0632230B2 (ja) | 1994-04-27 |
| US4893275A (en) | 1990-01-09 |
| KR880011809A (ko) | 1988-10-31 |
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