KR910009351B1 - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

Info

Publication number
KR910009351B1
KR910009351B1 KR1019880003525A KR880003525A KR910009351B1 KR 910009351 B1 KR910009351 B1 KR 910009351B1 KR 1019880003525 A KR1019880003525 A KR 1019880003525A KR 880003525 A KR880003525 A KR 880003525A KR 910009351 B1 KR910009351 B1 KR 910009351B1
Authority
KR
South Korea
Prior art keywords
terminal
potential
transistor
writing
vcc
Prior art date
Application number
KR1019880003525A
Other languages
English (en)
Other versions
KR880011809A (ko
Inventor
스미오 다나카
시게루 아츠미
노부아키 오츠카
겐이치 이마미야
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR880011809A publication Critical patent/KR880011809A/ko
Application granted granted Critical
Publication of KR910009351B1 publication Critical patent/KR910009351B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electronic Switches (AREA)

Abstract

내용 없음.

Description

불휘발성 반도체기억장치
제1도는 본 발명에 따른 1실시예를 도시해 놓은 회로도.
제2도는 본 발명에 따른 다른 실시예를 도시해 놓은 회로도.
제3도는 종래의 전환회로를 도시해 놓은 회로도.
제4도는 종래의 행디코더회로를 도시해 놓은 회로도.
제5도는 종래의 임계치전압-챈널도우즈량 특성을 도시해 놓은 도면이다.
* 도면의 주요부분에 대한 부호의 설명
20,23 : 고전위발생용 트랜지스터 21,22 : 독출전위발생용 트랜지스터
[산업상의 이용분야]
본 발명은 불휘발성 반도체기억장치에 관한 것으로, 특히 데이터를 전기적으로 기록시켜줄 수 있으면서 기록된 데이터를 자외선으로 소거시켜 줄 수 있도록 된 독출전용 기억장치(Erasable and Programmable Read Only Memory: EPROM)로 사용되는 것에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, EPROM 등의 불휘발성 반도체기억장치에 있어서는 선택된 워드선에 ″H″레벨(High level)을 인가하도록 되어 있는 바, 이 ″H″레벨은 기록시에는 고전위(예컨대 12.5V)로 되고 독출시에는 5V로 되도록 기록시 및 독출시에 칩내부에는 전환할 필요가 있게 되는데, 이 기능을 수행하는 것을 이른바 전환회로라고 한다.
제3도는 디플링니션형(D형) 트랜지스터를 이용해서 실현한 제일 간단한 전환회로의 종래예로서, 기록시에는 단자(3)(6)에 기록전위(Vpp)를 인가하고, 단자(4)에는 독출전위(Vcc)를, 그리고 단자(7)에 접지전위(Vss)를 인가해주게 되면 트랜지스터(1)는 온되고, 트랜지스터(2)는 오프되게 되므로 전환단자(5) (Vsw)에 기록전위(Vpp)가 발생하게 된다. 한편, 독출시에는 단자(3)(4)(7)에 독출전위(Vcc)를 인가해줌과 더불어 단자(6)에 접지전위(Vss)를 인가해주게 되면 트랜지스턴(1)가 오프됨과 더불어 트랜지스터(2)는 온되게 됨으로써 전환단자(5)에는 독출전위가 발생하게 된다.
제4도는 EPROM에 사용되는 디코더회로의 대표적인 예를 도시해 놓은 도면으로, 행어드레스버퍼회로의 출력을 입력으로 하는 낸드회로(8)에 의해 선택된 트랜지스터(9∼12)로 구성된 헹디코더회로의 출력단자(14)에는 제3도에 도시된 바와 같은 전환회로에 의해 기록시에는 Vpp 가 인가되는 한편, 독출시에는 Vcc 가 인가되게 된다.
이상 설명한 바와 같이, 기록시에는 트랜지스터(1)가 온되고 트랜지스터(2)가 오프될 필요가있고, 또 제4도에 도시된 바와 같이 행디코더에 디플리이션형 트랜지스터가 갖추어지게 되면 비선택된 행디코더의 경우, 단자(13)에는 Vpp 전위가 인가될 필요가 있게 되므로, 디플리이션형 트랜지스터의 임계치전압에 제약이 생기게된다. 이 임계치전압은 기판바이어스전위(VSUB)의 함수에서 VTHD(VSUB)로 표시되는데, 이 임계치 전압에 부(-)의 기호를 붙인 -VTHD(VSUB)는 기판바이어스전위가 커지게 되면 감소하게 된다. 한편, 기록시에 트랜지스터(2)가 오프되는 조건은 게이트전위(기록시의 경우는 Vss, 즉 ″O″)와 소오스전위(기록시의 경우는 Vcc)의 차가 임계치전압[기록시의 경우는 V(Vcc)]보다 작은 경우이므로
Figure kpo00001
또한, 트랜지스터(1,10)가 온되는 경우의 조건은 게이트전위(기록시의 경우는 Vpp)가 소오스전위(기록시의 경우는 Vpp)의 차이가 임계치전압[기록시의 경우는 VTHD(Vpp)]보다 큰 경우이므로 Vpp-Vpp〉VTHD(Vpp), 또는 다음 식으로 표시할 수있게 된다.
Figure kpo00002
또한, 디플리이션형 트랜지스터의 임계치전압 VTHD(VSUB)은 디플리이션형 트랜지스터의 챈널도우즈량[통상은 비소(As)를 이온주입한다]에 따라 결정되는 바, 도우즈량이 커지게 될수록 -VTHD(VSUB)는 증가하게 된다.
제5도에는 각각 기판바이어스가 없을 때의 임계치전압 -VTHD(O)와, (1)식으로부터의 Vcc=-VTHD(Vcc) 및, (2)식으로부터의 -VTHD(Vpp)가 챈널도우즈량에 대해서 도시되어있다. 챈널도우즈량의 하한은 트랜지스터(1) 및 트랜지스터(10)가 온되는 조건으로부터 결정된다. 이것은 상기(2)식의 좌변과 우변이 동일한 경우에 해당된다. 따라서 -VTHD(Vpp)=0에 대응하는 챈널도우즈량이 챈널도우즈량의 하한으로 된다. 또한, 챈널도우즈량의 상한은 트랜지스터(2)가 오프되는 조건으로부터 결정된다. 이것은 상기(1)식의 좌변과 우변이 동일한 경우에 해당된다. 또 제3도의 회로에 공급되는 Vcc는 허용되는 최대값으로서의 Vcc max와 허용되는 최소값으로서의 Vcc min의 사이값을 취하지만, 챈널도우즈량의 상한을 결정하는 경우에는 Vcc로서 Vcc min(예컨대 4V)를 대입하게 된다. 따라서 -VTHD(Vcc)=Vcc min에 대응하는 챈널 도우즈량이 챈널도우즈량의 상한으로 된다.
종래에는 이것의 상한치와 하한치의 차, 즉 챈널도우즈량의 여유가 넓게 되어있었다. 그러나 미세화가 진보하여 고집적화된 디바이스에서는 예컨대 리이드선의 피치가 적어지게 됨으로써 트랜지스터(10)의 챈널폭을 좁게할 필요가 있게되었는데, 이때 좁은 챈널폭을 갖는 트랜지스터에는 소위 ″좁은 챈널폭효과″에 의해 기판바이어스 효과가 커지게 되므로 제5도의 -VTHD(Vcc)의 값이 아랫쪽으로 이동하여 챈널도우즈량의 상한치가 증가하게 된다. 그리고 이와 동시에 -VTHD(Vpp)의 값도 아랫쪽으로 이동하여 챈널도우즈량의 하한치도 증가하게 된다. 이때 기판 바이어스전압이 높은 영역에서 ″좁은 챈널폭효과″의 영향이 커지기 때문에 -VTHD(Vpp)의 이동폭이 -VTHD(Vcc)에 비해서 크게 됨으로써 챈널도우즈량의 여유가 현저히 감소하게 된다.
[발명의 목적]
본 발명은 상기한 바와 같이 종래 기술에서는 챈널도우즈량의 여유가 현저하게 감소하게 된다는 점을 감안해서 발명된 것으로, 챈널도우즈량의 여유를 증대시켜 줄 수 있도록 된 불휘발성 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기위해 본 발명은 기록용 고전위가 공급되는 제1단자와, 독출용 전위가 공급되는 제2단자 및, 상기 기록용 전위와 독출용 전위를 제3단자로 전환하여 공급하는 전환회로를 갖춘 반도체기억장치에 있어서, 상기 전환회로는 상기 제1단자와 제3단자 사이에 접속됨과 더불어 기록시에 그 게이트에 고전위가 인가되는 제1MOS 트랜지스터와, 상기 제2단자와 제3단자의 사이에 직렬로 접속됨과 더불어 독출시에 그 게이트에 고전위가 인가되는 제2 및 제3 디플리이션형 MOS 트랜지스터 및, 상기 제2 및 제3공통접속점과 상기 제1단자 사이에 접속됨과 더불어 기록시에 그 게이트에 고전위가 공급되는제4MOS 트랜지스터를 구비하여 구성되어 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제1도에는 본 발명의 1실시예를 도시해 놓은 것으로, 단자(4)와 전환단자(5)의 사이에는 독출전위발생용 트랜지스터(21,22)가 종속접속되고, 이 트랜지스터(21,22)의 각 게이트에는 단자(7)가 접속되며, 상기 트랜지스터(21,22)의 접속점으로 되는 단자(24)와 고전위단자(3)와의 사이에는 트랜지스터(20)가 접속되고, 이 트랜지스터(20)의 게이트에는 기록시에 고전위가 인가되게 되는 단자(6)가 접속되어 있다. 또한, 상기 단자(5)와 단자(3)사이에는 고전위발생용 트랜지스터(23)가 접속되고, 이 트랜지스터(23)의 게이트에는 단자(6)가 접속되어 있다. 한편, 상기 트랜지스터(20∼23)는 디플리이션형 트랜지스터로 형성되는 바, 즉 제3도의 종래 회로에서는 단자(24)에 대응된 점이 Vcc로 되어 있어서 챈널도우즈량의 조정이 불량한 경우에는 기록시에 트랜지스터[2; 제1도에서의 트랜지스터(22)에 대응]가 온되게 되고, 이에 따라 전환단자(5)의 전위가 저하되게 됨으로써 기록전압으로서 불충분한 전압으로 되는 경우가 있었다.
본 실시예에서는 기록시에 트랜지스터(20)가 온되는 것에 의해 단자(24)의 전위는 항상 Vcc 전위보다 높도록 되게 됨으로서 트랜지스터(22)는 오프되게 된다. 이 때문에 기록시에 트랜지스터(22)를 통해서 단자(5)의 전위가 Vcc 측으로 빠져 나가는 문제가 발생하지 않게 된다.
제2도는 제1도에 도시된 기록용 디플리이션형 트랜지스터(20과 23)대신에 엔핸스먼트형 트랜지스터(30,33)를 사용한 것으로, 독출시에는 게이트전위(6)가 접지전위로 됨에 따라 Vpp를 접지전위로 해도 문제가 생기지 않게 된다. 단 기록시에는 그 임계치전압이 저하하게 되는 바, 이것을 피하고자 하는 경우에는 단자(6)의 전위를 기록시에 승압시키게 되면 좋게 된다. 또 제2도에 도시된 트랜지스터(31,32)는 제1도의 트랜지스터(21,22)에 대응되는 것이고, 단자(34)는 단자(24)에 대응되는 것이다.
또한, 본 발명은 헹디코더 이외의 전환전위를 필요로 하는 모든 회로에 적용할 수 있게된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 디바이스를 미세화해서 고속화된 경우에도 챈널도우즈량의 여유가 충분하도록 된 불휘발성 반도체기억장치를 제공할 수 있게 된다.

Claims (1)

  1. 기록용 고전위가 공급되는 제1단자(3)와, 독출용 전위가 공급되는 제2단자(4) 및, 상기 기록용 전위와 독출용 전위를 제3단자(5)로 전환하여 공급하는 전환회로를 갖춘 반도체기억장치에 있어서, 상기 전환회로는 상기 제1단자(3)와 제3단자(5)사이에 접속됨과 더불어 기록시에 그 게이트에 고전위가 인가되는 제1MOS 트랜지스터(23)와, 상기 제2단자(4)와 제3단자(5)의 사이에 직렬로 접속됨과 더불어 독출시에 그 게이트 고전위가 인가되는 제2 및 제 3 디플리이션형 MOS트랜지스터(21,22) 및, 상기 제2 및 제3 공통접속점(24)과 상기 제1단자 사이에 접속됨과 더불어 기록시에 그 게이트 고전위가 공급되는 제4 MOS 트랜지스터(20)를 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
KR1019880003525A 1987-03-31 1988-03-30 불휘발성 반도체기억장치 KR910009351B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP87-78522 1987-03-31
JP62-78522 1987-03-31
JP7852287A JPH0632230B2 (ja) 1987-03-31 1987-03-31 半導体不揮発性記憶装置

Publications (2)

Publication Number Publication Date
KR880011809A KR880011809A (ko) 1988-10-31
KR910009351B1 true KR910009351B1 (ko) 1991-11-12

Family

ID=13664260

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880003525A KR910009351B1 (ko) 1987-03-31 1988-03-30 불휘발성 반도체기억장치

Country Status (3)

Country Link
US (1) US4893275A (ko)
JP (1) JPH0632230B2 (ko)
KR (1) KR910009351B1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1225607B (it) * 1988-07-06 1990-11-22 Sgs Thomson Microelectronics Circuito logico cmos per alta tensione
JPH0793019B2 (ja) * 1988-09-02 1995-10-09 株式会社東芝 半導体集積回路
GB2226727B (en) * 1988-10-15 1993-09-08 Sony Corp Address decoder circuits for non-volatile memories
JP2569777B2 (ja) * 1988-12-16 1997-01-08 日本電気株式会社 入力信号切り換え回路
CH681928A5 (ko) * 1989-04-26 1993-06-15 Seiko Epson Corp
KR920000962B1 (ko) * 1989-05-26 1992-01-31 삼성전자 주식회사 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로
US4943945A (en) * 1989-06-13 1990-07-24 International Business Machines Corporation Reference voltage generator for precharging bit lines of a transistor memory
US5265052A (en) * 1989-07-20 1993-11-23 Texas Instruments Incorporated Wordline driver circuit for EEPROM memory cell
JPH07111826B2 (ja) * 1990-09-12 1995-11-29 株式会社東芝 半導体記憶装置
JP2672740B2 (ja) * 1991-10-07 1997-11-05 三菱電機株式会社 マイクロコンピュータ
JPH05151789A (ja) * 1991-11-29 1993-06-18 Nec Corp 電気的に書込・一括消去可能な不揮発性半導体記憶装置
DE69232211T2 (de) * 1991-12-09 2002-06-27 Fujitsu Ltd., Kawasaki Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung
JPH06338193A (ja) * 1993-05-28 1994-12-06 Hitachi Ltd 不揮発性半導体記憶装置
US5969207A (en) * 1994-02-02 1999-10-19 Kozyuk; Oleg V. Method for changing the qualitative and quantitative composition of a mixture of liquid hydrocarbons based on the effects of cavitation
GB9423051D0 (en) * 1994-11-15 1995-01-04 Sgs Thomson Microelectronics A voltage level converter
EP0782268B1 (en) * 1995-12-29 2002-04-24 STMicroelectronics S.r.l. Supply voltages switch circuit
JP3180662B2 (ja) * 1996-03-29 2001-06-25 日本電気株式会社 電源切り替え回路
DE69630363D1 (de) * 1996-05-24 2003-11-20 St Microelectronics Srl Zeilendekodierer für Speicher
US5937906A (en) * 1997-05-06 1999-08-17 Kozyuk; Oleg V. Method and apparatus for conducting sonochemical reactions and processes using hydrodynamic cavitation
US5931771A (en) * 1997-12-24 1999-08-03 Kozyuk; Oleg V. Method and apparatus for producing ultra-thin emulsions and dispersions
US5971601A (en) * 1998-02-06 1999-10-26 Kozyuk; Oleg Vyacheslavovich Method and apparatus of producing liquid disperse systems
JP4199765B2 (ja) * 2005-12-02 2008-12-17 マイクロン テクノロジー，インコーポレイテッド 高電圧スイッチング回路
JP5191766B2 (ja) * 2008-03-24 2013-05-08 ルネサスエレクトロニクス株式会社 デコーダ回路
KR102072767B1 (ko) 2013-11-21 2020-02-03 삼성전자주식회사 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치
WO2015133987A1 (en) * 2014-03-03 2015-09-11 Intel Corporation High voltage tolerant word-line driver

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55115729A (en) * 1979-02-28 1980-09-05 Toshiba Corp Mos transistor circuit
JPS5619676A (en) * 1979-07-26 1981-02-24 Fujitsu Ltd Semiconductor device
US4565932A (en) * 1983-12-29 1986-01-21 Motorola, Inc. High voltage circuit for use in programming memory circuits (EEPROMs)
JPS6252797A (ja) * 1985-08-30 1987-03-07 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
JPH0632230B2 (ja) 1994-04-27
US4893275A (en) 1990-01-09
JPS63244500A (ja) 1988-10-11
KR880011809A (ko) 1988-10-31

Similar Documents

Publication Publication Date Title
KR910009351B1 (ko) 불휘발성 반도체기억장치
US5109187A (en) CMOS voltage reference
KR950003346B1 (ko) 불휘발성 반도체 기억 장치
EP0440265B1 (en) Nonvolatile semiconductor memory device
KR920001077B1 (ko) 불휘발성 메모리회로장치
US4169291A (en) Eprom using a V-MOS floating gate memory cell
US5097444A (en) Tunnel EEPROM with overerase protection
JPH06507039A (ja) 不揮発性プログラム／消去可能な相互接続セル
KR900009176B1 (ko) 불휘발성 반도체메모리
KR910000389B1 (ko) 불휘발성 반도체 기억장치
JP2002528840A (ja) 不揮発性メモリ素子およびそれを使用する記憶装置におけるプログラム障害をなくすビット線バイアス方法
KR910009352B1 (ko) 기준셋팅회로
US6291862B1 (en) Supply voltage reduction circuit for integrated circuit
JPH0323999B2 (ko)
JPH0350359B2 (ko)
KR910001185B1 (ko) 반도체기억장치
EP0345791A2 (en) Nonvolatile semiconductor memory
JPH0793019B2 (ja) 半導体集積回路
JP2003051196A5 (ja) 不揮発性メモリ及びそれを用いた電子機器
JPH10261768A (ja) 半導体集積回路
KR960011187B1 (ko) 불휘발성 반도체메모리
JPH06111591A (ja) 半導体集積回路
JP3094905B2 (ja) 不揮発性半導体記憶装置
JP3094417B2 (ja) 半導体記憶装置
JPH0697558B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031030

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee