JPH0746515B2 - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPH0746515B2 JPH0746515B2 JP29427185A JP29427185A JPH0746515B2 JP H0746515 B2 JPH0746515 B2 JP H0746515B2 JP 29427185 A JP29427185 A JP 29427185A JP 29427185 A JP29427185 A JP 29427185A JP H0746515 B2 JPH0746515 B2 JP H0746515B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- level
- transistor
- line
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ、特に紫外線照射等によりメモリ
内容を消去可能な相補型絶縁ゲート電界効果トランジス
タ（以下CMISという。）による不揮発性半導体メモリの
デコーダ回路に関する。
内容を消去可能な相補型絶縁ゲート電界効果トランジス
タ（以下CMISという。）による不揮発性半導体メモリの
デコーダ回路に関する。
一般に紫外線照射等によりメモリ内容を消去可能な不揮
発性半導体メモリ（以下、EPROMという。）は、そのメ
モリセルが通常の絶縁ゲート電界効果トランジスタ（以
下、トランジスタという。）と異なり、酸化膜中に浮遊
ゲートを埋め込んであり、ソースは接地、そしてドレイ
ンおよび選択ゲートに高電圧を印加し、ドレインでアバ
ランシェブレークダウンを起こし、そのピンチオフ領域
から浮遊ゲートへホットエレクトロンを注入し、充電す
ることによりメモリセルのしきい値電圧を変化させるこ
とで、書込みが行なわれる。
発性半導体メモリ（以下、EPROMという。）は、そのメ
モリセルが通常の絶縁ゲート電界効果トランジスタ（以
下、トランジスタという。）と異なり、酸化膜中に浮遊
ゲートを埋め込んであり、ソースは接地、そしてドレイ
ンおよび選択ゲートに高電圧を印加し、ドレインでアバ
ランシェブレークダウンを起こし、そのピンチオフ領域
から浮遊ゲートへホットエレクトロンを注入し、充電す
ることによりメモリセルのしきい値電圧を変化させるこ
とで、書込みが行なわれる。
従来、選択ゲートに高電圧印加するデコーダ回路とし
て、第３図のような高電圧印加回路を持った回路が使わ
れている。この回路において、高電圧印加部は12はＮチ
ャネルトランジスタQ13とディプレション型トランジス
タQ15で形成され、M11が選択されたメモリセルである。
又ＰチャネルトランジスタQ11,NチャネルトランジスタQ
12とディプレション型トランジスタQ14とでバッファ部1
1を形成している。
て、第３図のような高電圧印加回路を持った回路が使わ
れている。この回路において、高電圧印加部は12はＮチ
ャネルトランジスタQ13とディプレション型トランジス
タQ15で形成され、M11が選択されたメモリセルである。
又ＰチャネルトランジスタQ11,NチャネルトランジスタQ
12とディプレション型トランジスタQ14とでバッファ部1
1を形成している。
今、制御信号C12に書込み電圧VPPレベルの電圧が印加さ
れ、デコーダ出力D11が接地レベルとすると、トランジ
スタQ13は導通し、トランジスタQ12が非導通となる為、
選択ゲートラインX1すなわちメモリセルM11の選択ゲー
ト電位がVPPレベル近くまで上げられ、ディジットライ
ンに高電圧が印加されると、メモリセルM11は書込み動
作に入る。このとき、制御信号C11は接地レベルにあ
り、トランジスタQ14を非導通にし、VPPラインから電源
VCCラインへの電流を抑制する。一方メモリセルM11が非
選択時には、デコーダ出力D11はVCCレベルになる為、ト
ランジスタQ12は導通し、選択ゲートラインX1は接地レ
ベルになる為、書込みは行なわれない。このとき、トラ
ンジスタQ15によってVPPラインから接地への電流を抑制
している。
れ、デコーダ出力D11が接地レベルとすると、トランジ
スタQ13は導通し、トランジスタQ12が非導通となる為、
選択ゲートラインX1すなわちメモリセルM11の選択ゲー
ト電位がVPPレベル近くまで上げられ、ディジットライ
ンに高電圧が印加されると、メモリセルM11は書込み動
作に入る。このとき、制御信号C11は接地レベルにあ
り、トランジスタQ14を非導通にし、VPPラインから電源
VCCラインへの電流を抑制する。一方メモリセルM11が非
選択時には、デコーダ出力D11はVCCレベルになる為、ト
ランジスタQ12は導通し、選択ゲートラインX1は接地レ
ベルになる為、書込みは行なわれない。このとき、トラ
ンジスタQ15によってVPPラインから接地への電流を抑制
している。
しかし、この回路はトランジスタQ14,Q15がディプレシ
ョン型トランジスタである為、製造工程が増すこと、更
にトランジスタQ15はVPPラインから接地への電流を抑制
する為にあり、ゲート長を非常に大きくとり高抵抗にす
る必要があり、レイアウトスペース増大を招き、チップ
サイズへの影響も大きいという欠点がある。
ョン型トランジスタである為、製造工程が増すこと、更
にトランジスタQ15はVPPラインから接地への電流を抑制
する為にあり、ゲート長を非常に大きくとり高抵抗にす
る必要があり、レイアウトスペース増大を招き、チップ
サイズへの影響も大きいという欠点がある。
従って、本発明の目的は、上記欠点を除去したCMIS型EP
ROMのデコーダ回路を提供することにある。
ROMのデコーダ回路を提供することにある。
本発明のデコーダ回路は、デコーダ出力により第１の電
圧レベルあるいは第２の電圧レベルを出力するバッファ
部と、該バッファ部の出力と選択ゲートラインとの間に
設けた転送ゲートと、ゲートに制御信号が印加される第
１のＰチャネル型トランジスタとゲートに定電圧が印加
される第２のＰチャネル型トランジスタとを前記選択ゲ
ートラインと書込み電圧ラインとの間に直列に設けた高
電圧印加部と、前記停電圧発生の為の定電圧発生回路と
を有している。
圧レベルあるいは第２の電圧レベルを出力するバッファ
部と、該バッファ部の出力と選択ゲートラインとの間に
設けた転送ゲートと、ゲートに制御信号が印加される第
１のＰチャネル型トランジスタとゲートに定電圧が印加
される第２のＰチャネル型トランジスタとを前記選択ゲ
ートラインと書込み電圧ラインとの間に直列に設けた高
電圧印加部と、前記停電圧発生の為の定電圧発生回路と
を有している。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
本実施例は、デコーダ出力D21により第１の電圧レベル
としての電源VCCレベルあるいは第２の電圧レベルとし
ての接地レベルを出力するＰチャネル型トランジスタQ
21とＮチャネル型トランジスタQ22とよりなるバッファ
部21と、バッファ部21の出力と選択ゲートラインX2の間
に設けた制御信号C21がゲートに印加されるＮチャネル
トランジスタQ23からなる転送ゲートと、制御信号C22が
ゲートに印加されるＰチャネル型トランジスタQ25と更
にゲートに定電圧V0が印加されるＰチャネル型トランジ
スタQ24とを、選択ゲートラインX2と書込み電圧VPPライ
ンとの間に直列に設けた高電圧印加部22と、定電圧V0発
生の為の定電圧発生回路13とを含んでいる。なお第１図
においてM21はメモリである。
としての電源VCCレベルあるいは第２の電圧レベルとし
ての接地レベルを出力するＰチャネル型トランジスタQ
21とＮチャネル型トランジスタQ22とよりなるバッファ
部21と、バッファ部21の出力と選択ゲートラインX2の間
に設けた制御信号C21がゲートに印加されるＮチャネル
トランジスタQ23からなる転送ゲートと、制御信号C22が
ゲートに印加されるＰチャネル型トランジスタQ25と更
にゲートに定電圧V0が印加されるＰチャネル型トランジ
スタQ24とを、選択ゲートラインX2と書込み電圧VPPライ
ンとの間に直列に設けた高電圧印加部22と、定電圧V0発
生の為の定電圧発生回路13とを含んでいる。なお第１図
においてM21はメモリである。
次に第２図に示す動作タイミングチャートを参照して本
実施例の動作について説明する。
実施例の動作について説明する。
制御信号C22は、書込み動作時以外はVPPレベルになって
おり、トランジスタQ25はオフとなり、選択ゲートライ
ンX2へのVPPラインからの影響をしゃ断している。従っ
て読出し時においては、選択ゲートラインX2すなわちメ
モリセルM21の選択ゲートは選択時VCCレベル、非選択時
接地レベルとなる。又、制御信号C21は常時VCCレベルと
なっている。従って、メモリセルの読出し時動作は通常
と変りない。
おり、トランジスタQ25はオフとなり、選択ゲートライ
ンX2へのVPPラインからの影響をしゃ断している。従っ
て読出し時においては、選択ゲートラインX2すなわちメ
モリセルM21の選択ゲートは選択時VCCレベル、非選択時
接地レベルとなる。又、制御信号C21は常時VCCレベルと
なっている。従って、メモリセルの読出し時動作は通常
と変りない。
今、メモリセルM21に書込みを行なうとした時、制御信
号C22は接地レベルにし、トランジスタQ25は導通され
る。デコーダ出力D21が接地レベルであれば、トランジ
スタQ22は非導通となり、選択ゲートラインX2はVPPレベ
ル近くまで上昇する。ここで、ディジットラインに高電
圧が印加されると、メモリセルM21は書込み動作に入
る。この時トランジスタQ23は非導通であり、VPPライン
からVCCラインへの電流は抑制される。
号C22は接地レベルにし、トランジスタQ25は導通され
る。デコーダ出力D21が接地レベルであれば、トランジ
スタQ22は非導通となり、選択ゲートラインX2はVPPレベ
ル近くまで上昇する。ここで、ディジットラインに高電
圧が印加されると、メモリセルM21は書込み動作に入
る。この時トランジスタQ23は非導通であり、VPPライン
からVCCラインへの電流は抑制される。
一方、トランジスタQ24は、定電圧発生回路部13の出力
である定電圧V0がそのゲートに印加され、定電圧V0の電
圧レベルがVPPに比べ低い（VPP−α）なる電圧に設定さ
れている為、導通状態にあるが、非常に高抵抗素子とし
て働いている。従って、デコーダ出力D21がVCCレベルの
場合、トランジスタQ22が導通し、更にトランジスタQ23
も導通し選択ゲートラインが接地レベルの非選択時にお
いて、VPPラインから接地への電流を非常に小さくする
ことが出来る。
である定電圧V0がそのゲートに印加され、定電圧V0の電
圧レベルがVPPに比べ低い（VPP−α）なる電圧に設定さ
れている為、導通状態にあるが、非常に高抵抗素子とし
て働いている。従って、デコーダ出力D21がVCCレベルの
場合、トランジスタQ22が導通し、更にトランジスタQ23
も導通し選択ゲートラインが接地レベルの非選択時にお
いて、VPPラインから接地への電流を非常に小さくする
ことが出来る。
また、高電圧印加部12がＰチャネル型トランジスタで構
成されている為、そのソース、ドレインの層抵抗の点に
おいても、Ｎチャネル型に比べ大きい為、トランジスタ
Q24,Q25のトランジスタの大きさも極めて小さく出来
る。また、定電圧発生回路13も１個設ければよく、スペ
ース的な問題はない。
成されている為、そのソース、ドレインの層抵抗の点に
おいても、Ｎチャネル型に比べ大きい為、トランジスタ
Q24,Q25のトランジスタの大きさも極めて小さく出来
る。また、定電圧発生回路13も１個設ければよく、スペ
ース的な問題はない。
第４図に第１図の回路の具体的構成を示す。
アドレス出力a0〜aiが入力されるNANDの出力がAX1〜AX4
によってさらに選別されX21〜X24の何れかが選択される
デコーダ回路であって、今このNANDの出力が“Low"レベ
ルの時はAX1〜AX4に接続するＰチャネルトランジスタは
全てオンしている。またAX1〜AX4の何かは“High"レベ
ルであるから、もし、AX1が“High"レベルであればAX2
〜AX4は“Low"であり、AX1は“Low"レベルとなるからX
21が選択されて“High"レベルになる。一方AX2〜AX4は
“High"レベルであるから、これら信号の入力されるＮ
チャネルトランジスタはオンし、X22〜X24は“Low"レベ
ルで非選択状態にあることになる。
によってさらに選別されX21〜X24の何れかが選択される
デコーダ回路であって、今このNANDの出力が“Low"レベ
ルの時はAX1〜AX4に接続するＰチャネルトランジスタは
全てオンしている。またAX1〜AX4の何かは“High"レベ
ルであるから、もし、AX1が“High"レベルであればAX2
〜AX4は“Low"であり、AX1は“Low"レベルとなるからX
21が選択されて“High"レベルになる。一方AX2〜AX4は
“High"レベルであるから、これら信号の入力されるＮ
チャネルトランジスタはオンし、X22〜X24は“Low"レベ
ルで非選択状態にあることになる。
制御信号C22は書き込み動作時以外はVPPレベルになって
いるため、Q251〜Q254はオフしており、X21はVCCレベ
ル,X22〜X24は接地レベルとなっている。
いるため、Q251〜Q254はオフしており、X21はVCCレベ
ル,X22〜X24は接地レベルとなっている。
書き込み動作時はC22は接地レベルになってQ251〜Q254
はオンするとともに、V0がVPPレベルから（VPP−α）レ
ベルに変位するため、X21はVPPレベルに上昇し、X22〜X
24のラインは接地レベルにあるため、VPPから接地への
電流経路ができることになるが、V0が（VPP−α）のレ
ベルであるためQ242〜Q244高抵抗素子としての役割りを
し、電流は抑制され一ライン当り数μＡ程度になる。
はオンするとともに、V0がVPPレベルから（VPP−α）レ
ベルに変位するため、X21はVPPレベルに上昇し、X22〜X
24のラインは接地レベルにあるため、VPPから接地への
電流経路ができることになるが、V0が（VPP−α）のレ
ベルであるためQ242〜Q244高抵抗素子としての役割りを
し、電流は抑制され一ライン当り数μＡ程度になる。
第５図は、定電圧発生回路の実施例であり、制御信号C
22によって、その反転信号C22が入力されV0信号を出力
するものである。書き込み時以外ではC22は接地レベル
であるためQ4はオフ、Q2がオンし、V0はVPPレベルにな
っている。従って第４図のQ241〜Q244はオフしている。
22によって、その反転信号C22が入力されV0信号を出力
するものである。書き込み時以外ではC22は接地レベル
であるためQ4はオフ、Q2がオンし、V0はVPPレベルにな
っている。従って第４図のQ241〜Q244はオフしている。
一方、書き込み時C22はVPPレベルとなり、Q2はオフし、
Q4がオンする。ここで、Q1,Q3,Q4がオンし、V0は（VPP
−α），（実際VPPが21Vの場合でαは２〜3V程度）にな
る。ここで、Q1はプロセス上のバラツキを考慮して、第
４図のQ241〜Q244のトランジスタと同じ大きさにし、Q3
はVPPから接地への電流制御することになる。Q1,Q2はＰ
チャネルトランジスタ、Q3はＮチャネルディプレション
・トランジスタ、Q4はＮチャネルトランジスタである。
Q4がオンする。ここで、Q1,Q3,Q4がオンし、V0は（VPP
−α），（実際VPPが21Vの場合でαは２〜3V程度）にな
る。ここで、Q1はプロセス上のバラツキを考慮して、第
４図のQ241〜Q244のトランジスタと同じ大きさにし、Q3
はVPPから接地への電流制御することになる。Q1,Q2はＰ
チャネルトランジスタ、Q3はＮチャネルディプレション
・トランジスタ、Q4はＮチャネルトランジスタである。
以上、詳細に説明したとおり、本発明のCMIS型EPROMの
デコーダ回路は、製造工程を増すことなく、更に大きな
レイアウトスペースを必要とせす、低コストで高信頼度
のCMIS型のEPROMが得られるという効果を有している。
デコーダ回路は、製造工程を増すことなく、更に大きな
レイアウトスペースを必要とせす、低コストで高信頼度
のCMIS型のEPROMが得られるという効果を有している。
第１図は本発明の一実施例を示す回路図、第２図はその
動作タイミングチャート、第３図は従来のデコーダ回路
の一例を示す回路図である。第４図は第１図の回路の具
体的構成を示す回路図、第５図は定電圧発生回路を示す
図である。 21……バッファ部、22……高電圧印加部、23……定電圧
発生回路、C21,C22……制御信号、D21……デコーダ出
力、M21……メモリセル、Q21,Q24,Q25……Ｐチャネル型
絶縁ゲート電界効果トランジスタ、Q22,Q23……Ｎチャ
ネル型絶縁ゲート電界効果トランジスタ、X2……選択ゲ
ートライン、V0……定電圧、VCC……電源、VPP……書込
み電源。
動作タイミングチャート、第３図は従来のデコーダ回路
の一例を示す回路図である。第４図は第１図の回路の具
体的構成を示す回路図、第５図は定電圧発生回路を示す
図である。 21……バッファ部、22……高電圧印加部、23……定電圧
発生回路、C21,C22……制御信号、D21……デコーダ出
力、M21……メモリセル、Q21,Q24,Q25……Ｐチャネル型
絶縁ゲート電界効果トランジスタ、Q22,Q23……Ｎチャ
ネル型絶縁ゲート電界効果トランジスタ、X2……選択ゲ
ートライン、V0……定電圧、VCC……電源、VPP……書込
み電源。
Claims (2)
- 【請求項１】デコーダ出力により第１の電圧レベルある
いは第２の電圧レベルを出力するバッファ部と、該バッ
ファ部の出力と選択ゲートラインの間に設けた転送ゲー
トと、ゲートに所定の制御電圧が印加される一導電型ト
ランジスタと転送制御部とを前記選択ゲートラインと書
込み電圧ラインとの間に直列に設けた高電圧印加部と、
前記所定の制御電圧を発生する制御電圧発生回路部であ
って、前記トランジスタを所定の高抵抗を有するように
導通させる前記所定の制御電圧を発生し供給する制御電
圧発生回路部とを含むことを特徴とするデコーダ回路。 - 【請求項２】書込み電圧より低い電圧を前記所定の制御
電圧として発生する制御電圧発生回路を有する特許請求
の範囲第１項記載のデコーダ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27743484 | 1984-12-28 | ||
| JP59-277434 | 1984-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267996A JPS61267996A (ja) | 1986-11-27 |
| JPH0746515B2 true JPH0746515B2 (ja) | 1995-05-17 |
Family
ID=17583505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29427185A Expired - Lifetime JPH0746515B2 (ja) | 1984-12-28 | 1985-12-25 | デコ−ダ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4710900A (ja) |
| EP (1) | EP0186907B1 (ja) |
| JP (1) | JPH0746515B2 (ja) |
| DE (1) | DE3584362D1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214607B (it) * | 1985-05-14 | 1990-01-18 | Ates Componenti Elettron | Circuito di precarica per linee di riga di un sistema di memoria, in particolare a celle programmabili. |
| US5050124A (en) * | 1986-09-30 | 1991-09-17 | Kabushiki Kaisha Toshiba | Semiconductor memory having load transistor circuit |
| FR2605447B1 (fr) * | 1986-10-20 | 1988-12-09 | Eurotechnique Sa | Memoire non volatile programmable electriquement |
| FR2606199B1 (fr) * | 1986-11-04 | 1988-12-09 | Eurotechnique Sa | Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement |
| JP2589076B2 (ja) * | 1987-01-14 | 1997-03-12 | 日本テキサス・インスツルメンツ株式会社 | 記憶装置 |
| FR2609831B1 (fr) * | 1987-01-16 | 1989-03-31 | Thomson Semiconducteurs | Circuit de lecture pour memoire |
| JPH0777078B2 (ja) * | 1987-01-31 | 1995-08-16 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPH0772996B2 (ja) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPS63251999A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4885719A (en) * | 1987-08-19 | 1989-12-05 | Ict International Cmos Technology, Inc. | Improved logic cell array using CMOS E2 PROM cells |
| JPH081759B2 (ja) * | 1987-11-24 | 1996-01-10 | 株式会社東芝 | 不揮発性メモリ |
| US4858186A (en) * | 1988-01-12 | 1989-08-15 | Intle Corporation | A circuit for providing a load for the charging of an EPROM cell |
| US4820941A (en) * | 1988-02-01 | 1989-04-11 | Texas Instruments Incorporated | Decoder driver circuit for programming high-capacitance lines |
| IT1228166B (it) * | 1988-10-06 | 1991-05-31 | Sgs Thomson Microelectronics | Circuito programmabile di selezione statica per dispositivi programmabili |
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
| US5027320A (en) * | 1989-09-22 | 1991-06-25 | Cypress Semiconductor Corp. | EPROM circuit having enhanced programmability and improved speed and reliability |
| JPH03179780A (ja) * | 1989-12-07 | 1991-08-05 | Fujitsu Ltd | 半導体装置 |
| US5481492A (en) * | 1994-12-14 | 1996-01-02 | The United States Of America As Represented By The Secretary Of The Navy | Floating gate injection voltage regulator |
| JP3159359B2 (ja) * | 1995-06-22 | 2001-04-23 | 日本電気株式会社 | 半導体装置 |
| US5673218A (en) | 1996-03-05 | 1997-09-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
| US6956757B2 (en) | 2000-06-22 | 2005-10-18 | Contour Semiconductor, Inc. | Low cost high density rectifier matrix memory |
| EP1892724B1 (en) | 2006-08-24 | 2009-12-09 | STMicroelectronics S.r.l. | A memory device with row selector comprising series connected medium voltage transistors |
| US7512029B2 (en) | 2006-06-09 | 2009-03-31 | Micron Technology, Inc. | Method and apparatus for managing behavior of memory devices |
| US7813157B2 (en) * | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
| US8325556B2 (en) | 2008-10-07 | 2012-12-04 | Contour Semiconductor, Inc. | Sequencing decoder circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| EP0088912A3 (en) * | 1982-03-15 | 1985-11-06 | Texas Instruments Incorporated | Subthreshold load element for static ram cell |
| US4446536A (en) * | 1982-06-21 | 1984-05-01 | Mcdonnell Douglas Corporation | Complementary metal oxide semiconductors address drive circuit |
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| US4565932A (en) * | 1983-12-29 | 1986-01-21 | Motorola, Inc. | High voltage circuit for use in programming memory circuits (EEPROMs) |
-
1985
- 1985-12-25 JP JP29427185A patent/JPH0746515B2/ja not_active Expired - Lifetime
- 1985-12-27 DE DE8585116578T patent/DE3584362D1/de not_active Expired - Fee Related
- 1985-12-27 EP EP85116578A patent/EP0186907B1/en not_active Expired - Lifetime
- 1985-12-30 US US06/814,472 patent/US4710900A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4710900A (en) | 1987-12-01 |
| EP0186907B1 (en) | 1991-10-09 |
| EP0186907A3 (en) | 1988-04-20 |
| JPS61267996A (ja) | 1986-11-27 |
| EP0186907A2 (en) | 1986-07-09 |
| DE3584362D1 (de) | 1991-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0746515B2 (ja) | デコ−ダ回路 | |
| US5673224A (en) | Segmented non-volatile memory array with multiple sources with improved word line control circuitry | |
| US4999812A (en) | Architecture for a flash erase EEPROM memory | |
| US6804148B2 (en) | Flash memory architecture with page mode erase using NMOS and PMOS row decoding scheme | |
| US4858194A (en) | Nonvolatile semiconductor memory device using source of a single supply voltage | |
| US5848013A (en) | Row decoding circuit for semiconductor non-volatile electrically programmable memory and corresponding method | |
| US5287536A (en) | Nonvolatile memory array wordline driver circuit with voltage translator circuit | |
| JPS63188896A (ja) | 不揮発性半導体メモリ | |
| US5058062A (en) | Nonvolatile semiconductor memory circuit including a reliable sense amplifier | |
| KR20020089587A (ko) | 공유벌크로 형성된 섹터구조를 갖는 불휘발성 반도체메모리 장치 | |
| TW379328B (en) | Column decoding circuit of flash memory having separated character lines | |
| JPH0314272A (ja) | 不揮発性半導体記憶装置 | |
| JPH0757486A (ja) | Ｎａｎｄ型不揮発性メモリの駆動方法 | |
| US5774398A (en) | Non-volatile semiconductor memory having a memory cell array divided into memory cell groups | |
| JPS6027118B2 (ja) | 半導体メモリ装置 | |
| JP3182917B2 (ja) | 負電圧バイアス回路及び半導体記憶装置 | |
| JP3155821B2 (ja) | 不揮発性半導体メモリ | |
| JPS6050697A (ja) | 半導体集積回路 | |
| JPH0346914B2 (ja) | ||
| JPH05225791A (ja) | 電気的消去可能でプログラム可能なリードオンリメモリ | |
| JPS6321998B2 (ja) | ||
| JP3190082B2 (ja) | 半導体記憶装置 | |
| KR100265852B1 (ko) | 스플릿게이트형플래쉬메모리장치 | |
| JPH0646518B2 (ja) | デコ−ダ回路 | |
| JPS59135699A (ja) | 半導体記憶装置 |