JPS63208144A - キヤツシユ・メモリ制御装置 - Google Patents
キヤツシユ・メモリ制御装置Info
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- JPS63208144A JPS63208144A JP62041683A JP4168387A JPS63208144A JP S63208144 A JPS63208144 A JP S63208144A JP 62041683 A JP62041683 A JP 62041683A JP 4168387 A JP4168387 A JP 4168387A JP S63208144 A JPS63208144 A JP S63208144A
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- Japan
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- 238000000034 method Methods 0.000 claims description 5
- 230000000717 retained effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000007726 management method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 101150016835 CPL1 gene Proteins 0.000 description 2
- 101100468774 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RIM13 gene Proteins 0.000 description 2
- 102100024342 Contactin-2 Human genes 0.000 description 1
- 101000690440 Solanum lycopersicum Floral homeotic protein AGAMOUS Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- 238000013507 mapping Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、計算機装置に設置されるキャッシュ・メモリ
にアクセスを行なうキャッシュ・メモリ制御装置に関す
るものである。
にアクセスを行なうキャッシュ・メモリ制御装置に関す
るものである。
〈従来の技術〉
キャッシュ・メモリにアクセスを行なうキャッシュ・メ
モリ制御装置の一般的な構成を第２図に示す。
モリ制御装置の一般的な構成を第２図に示す。
キャッシュ・メモリ制御装置は、中央処理装置ＣＰＬ１
１から出力された論理アドレスＬＡをアドレス変換器Ｍ
ＭＵ２にて物理アドレスＰＡに変換してアクセスを行な
うが、このアドレス変換を行なうため、理延時間が生じ
てアクセス時間がかかる、また、−ＭＭＵ２がページ管
理方式を取りキャッシュ・メモリが直接マツピング方式
で主１１ツシユ・メモリの容量が管理ページ・サイズよ
り大きい場合がある等を考慮して、この図に示づように
構成されていた。
１から出力された論理アドレスＬＡをアドレス変換器Ｍ
ＭＵ２にて物理アドレスＰＡに変換してアクセスを行な
うが、このアドレス変換を行なうため、理延時間が生じ
てアクセス時間がかかる、また、−ＭＭＵ２がページ管
理方式を取りキャッシュ・メモリが直接マツピング方式
で主１１ツシユ・メモリの容量が管理ページ・サイズよ
り大きい場合がある等を考慮して、この図に示づように
構成されていた。
尚、ＭＭＬＪ２から出力される物理アドレスＰＡを、キ
ャッシュ・メモリ側からみた構成を第３図（ａ）に、Ｍ
ＭＵ２側からみた構成を第３図（ｂ）に示す。
ャッシュ・メモリ側からみた構成を第３図（ａ）に、Ｍ
ＭＵ２側からみた構成を第３図（ｂ）に示す。
即ち、ＭＭＵ２より出力される物理アドレスＰＡの内、
インデックス部ＩＮＤＥＸとページ部ｐａｇｅの重なる
部分（管理ページ部ＰＡ’ とする）をｃｐｕｉがアク
セスを行なう毎にレジスタ３に保持し、次のアクセスの
際にはＣＰＵ １からの論理アドレスＬＡのページ・オ
フセット部○「Ｓとこの管理ページ部ＰＡ’ とによっ
てキャッシュ（タグ・メモリ部ＴＡＧ４）にアクセスを
開始する。
インデックス部ＩＮＤＥＸとページ部ｐａｇｅの重なる
部分（管理ページ部ＰＡ’ とする）をｃｐｕｉがアク
セスを行なう毎にレジスタ３に保持し、次のアクセスの
際にはＣＰＵ １からの論理アドレスＬＡのページ・オ
フセット部○「Ｓとこの管理ページ部ＰＡ’ とによっ
てキャッシュ（タグ・メモリ部ＴＡＧ４）にアクセスを
開始する。
この時、レジスタ３に保持された管理ページ部Ｐ△′と
今回与えられたものとを第１の比較器５で比較し、ペー
ジ・ヒツト／ミスを判別する。
今回与えられたものとを第１の比較器５で比較し、ペー
ジ・ヒツト／ミスを判別する。
ヒツトの場合は、このままアクセスを行ない、ＴＡＧ４
におけるヒツト／ミスを第２の比較器６で行なう。
におけるヒツト／ミスを第２の比較器６で行なう。
ページ・ミスの場合は、マルチブレク＋ＪＭＰ Ｘ７に
よりＭＭＵ２で生成された管理ページ部ＰＡ’ を選択
して改めてアクセスを行なう。
よりＭＭＵ２で生成された管理ページ部ＰＡ’ を選択
して改めてアクセスを行なう。
このようにヒツト／ミスを判別して、管理ページ部Ｐ△
′が前回のアクセスの管理ページ部ＰＡ′と一致する場
合は、ＭＭＵ２でのアドレス変換の遅延時間に影響され
ず、直ちにアクセスを行なうごとができる。
′が前回のアクセスの管理ページ部ＰＡ′と一致する場
合は、ＭＭＵ２でのアドレス変換の遅延時間に影響され
ず、直ちにアクセスを行なうごとができる。
しかしながら、この方式にあってはＭＭＵ２が管理して
いるページにないアクセスが行なわれると、管理ページ
部ＰＡ’ は不一致になるため、テキスト・セグメント
、データ・セグメント、スタック・セグメント等が飛び
飛びに主記憶部に存在するプログラムにあっては、メモ
リ・アクセス速度が遅くなるという問題があった。
いるページにないアクセスが行なわれると、管理ページ
部ＰＡ’ は不一致になるため、テキスト・セグメント
、データ・セグメント、スタック・セグメント等が飛び
飛びに主記憶部に存在するプログラムにあっては、メモ
リ・アクセス速度が遅くなるという問題があった。
〈発明が解決しようとする問題点〉
本発明が解決しようとする課題は、キャッシュ・メモリ
制御装置のアドレス変換器の管１！ｌｕ Ｌ、でいるペ
ージを越えたアクセスが須発するプログラムを実行して
もキャッシュ・アクセス速度が落ちないようにすること
であり、常に高速にメモリ・アクセスが行なわれるキャ
ッシュ・メモリ制（２Ｉｌ装置を実現することを目的と
する。
制御装置のアドレス変換器の管１！ｌｕ Ｌ、でいるペ
ージを越えたアクセスが須発するプログラムを実行して
もキャッシュ・アクセス速度が落ちないようにすること
であり、常に高速にメモリ・アクセスが行なわれるキャ
ッシュ・メモリ制（２Ｉｌ装置を実現することを目的と
する。
〈問題を解決するための手段〉
上記した問題を解決した本発明は、前回アクセスを行な
った物理アドレスの管理ページ部を保持し次にアクセス
を行なう場合、論理アドレスを物理アドレスに変換して
いる間に前記管理ページ部と論理アドレスのページ・オ
フセット部を用いてアクセスを開始するキャッシュ・メ
モリ制御装置において、中央処理装置の動作モード数の
複数の管理ページ部レジスタを設け、前記中央処理装置
の動作モードに応じて前記複数の管理ページ部レジスタ
の出力を物理アドレスとしてキャッシュ・メモリをアク
セスすることを特徴とするキャッシュ・メモリ制御装置
である。
った物理アドレスの管理ページ部を保持し次にアクセス
を行なう場合、論理アドレスを物理アドレスに変換して
いる間に前記管理ページ部と論理アドレスのページ・オ
フセット部を用いてアクセスを開始するキャッシュ・メ
モリ制御装置において、中央処理装置の動作モード数の
複数の管理ページ部レジスタを設け、前記中央処理装置
の動作モードに応じて前記複数の管理ページ部レジスタ
の出力を物理アドレスとしてキャッシュ・メモリをアク
セスすることを特徴とするキャッシュ・メモリ制御装置
である。
く作用〉
本発明のキ１７ツシユ・メモリ制御１１装置は、ＣＰＵ
の動作モード数のレジスタを設け、アドレス変換された
物理アドレスのうち、管理ページ部をこれらのレジスタ
に格納しＣＰＵの動作モードに応じて各レジスタの出力
を物理アドレスの一部としてキャッシュ・アクセスを行
なう。
の動作モード数のレジスタを設け、アドレス変換された
物理アドレスのうち、管理ページ部をこれらのレジスタ
に格納しＣＰＵの動作モードに応じて各レジスタの出力
を物理アドレスの一部としてキャッシュ・アクセスを行
なう。
〈実施例〉
第１図は本発明を実施したキャッシュ・メモリ制御装置
の構成ブロック図である。
の構成ブロック図である。
この図において、第２図に示した従来のキャッシュ・メ
モリ制御装置と同一の符号は同一のものであり、その説
明は省略する。
モリ制御装置と同一の符号は同一のものであり、その説
明は省略する。
本発明のキャッシュ・メモリ制御装置の構成の特徴は、
管理ページ部ＰＡ’をラップするレジスタをＣＰＵ１の
動作モード分即ら２個、第１のレジスタ３１、第２のレ
ジスタ３２を設け、これらのレジスタ３１．３２を制御
するゲート回路Ｑ＋。
管理ページ部ＰＡ’をラップするレジスタをＣＰＵ１の
動作モード分即ら２個、第１のレジスタ３１、第２のレ
ジスタ３２を設け、これらのレジスタ３１．３２を制御
するゲート回路Ｑ＋。
９２を設けるとともに、第１．第２のレジスタ３１．３
２を切り換える第１のマルチブ・レクサＭＰ×７１、第
１のＭＰＸ７１とＭＭＵ２からの物理アドレスＰＡを切
り換える第２のマルチプレクサＭＰＸ７２を設置したこ
とである。
２を切り換える第１のマルチブ・レクサＭＰ×７１、第
１のＭＰＸ７１とＭＭＵ２からの物理アドレスＰＡを切
り換える第２のマルチプレクサＭＰＸ７２を設置したこ
とである。
ここで、ＣＰＵ１の動作モードとして、例えばスーパー
バイザ／ユーザ・モード、コード／データ・モードが挙
げられる。
バイザ／ユーザ・モード、コード／データ・モードが挙
げられる。
さて、ＣＰＵ１がアクセス動作を開始するど、ＣＰＬｌ
ｌの動作モード信号Ｍがゲート回路Ｑ＋＋ｇ２に与えら
れ、該当するレジスタに管理ページ部ＰＡ’が格納され
る。尚、ｃ ＋、を第１．第２のレジスタ３１．３２の
書き込み信号である。
ｌの動作モード信号Ｍがゲート回路Ｑ＋＋ｇ２に与えら
れ、該当するレジスタに管理ページ部ＰＡ’が格納され
る。尚、ｃ ＋、を第１．第２のレジスタ３１．３２の
書き込み信号である。
第１７７）ＭＰＸ７１Ｇ、ｔ、ＣＰＵ１からの動作モー
ド信号Ｍにより第１．第２のレジスタｉ１．３２のどら
らかを選択する。例えば、ｃｐｕｉの動作モードがスー
パーバイザ・モードであればゲート回路ｑ１により第１
のレジスタ３１が選択され、ＣＰＵ１がユーザー・モー
ドであればゲート回路ｑ２により第２のレジスタ３２が
選択される。
ド信号Ｍにより第１．第２のレジスタｉ１．３２のどら
らかを選択する。例えば、ｃｐｕｉの動作モードがスー
パーバイザ・モードであればゲート回路ｑ１により第１
のレジスタ３１が選択され、ＣＰＵ１がユーザー・モー
ドであればゲート回路ｑ２により第２のレジスタ３２が
選択される。
第２のＭＰＸ７２は、第２図のＭＰＸ７に対応して同じ
機能を有し、第１のＭＰＸ７１の出力Ｐ△′とＭＭＩＪ
２で生成された管理ページ部（ＰＡ）とを切り換える。
機能を有し、第１のＭＰＸ７１の出力Ｐ△′とＭＭＩＪ
２で生成された管理ページ部（ＰＡ）とを切り換える。
第１の比較器５、第２の比較器６は従来の装置と同様の
働きをし、ページ・ヒツト／ミス情報、ＴＡＧ４のヒツ
ト／ミス情報を出力づる。
働きをし、ページ・ヒツト／ミス情報、ＴＡＧ４のヒツ
ト／ミス情報を出力づる。
そして、ＣＰＵ１のアクセス動作が終了する時点で現在
出力されている物理アドレスＰＡの管理ページ部ＰＡ’
をその動作モードに対応するレジスタに格納する。
出力されている物理アドレスＰＡの管理ページ部ＰＡ’
をその動作モードに対応するレジスタに格納する。
このように、レジスタを複数個用意してＣＰＵ１の動作
モードに応じて管理ページ部ＰＡ’ を格納するレジス
タを選択するため、前述したテキスト・セグメント、デ
ータ・セグメント、スタック・セグメント等が飛び飛び
に主記憶部に存在する場合であっても管理ページ部ＰＡ
’が不一致となる確率が低くなる。即ち、ＣＰＬｌｌが
、コード・モードとデータ・モードの２つのモードで交
互にアクセスする場合であっても、ミスの確率が減少し
、キャッシュ・アクセス・タイムが小さくなる。
モードに応じて管理ページ部ＰＡ’ を格納するレジス
タを選択するため、前述したテキスト・セグメント、デ
ータ・セグメント、スタック・セグメント等が飛び飛び
に主記憶部に存在する場合であっても管理ページ部ＰＡ
’が不一致となる確率が低くなる。即ち、ＣＰＬｌｌが
、コード・モードとデータ・モードの２つのモードで交
互にアクセスする場合であっても、ミスの確率が減少し
、キャッシュ・アクセス・タイムが小さくなる。
〈発明の効果〉
本発明のキャッシュ・メモリ制御装置は、ＣＰＵの動作
モード数のレジスタを設け、アドレス変換された物理ア
ドレスのうち、′ａ理ページ部をこれらのレジスタに格
納しＣＰＬＪの動作モードに応じて各レジスタの出力を
物理アドレスの一部としてキャッシュ・アクセスを行な
うので、アドレス変換器の管理しているページを越えた
アクセスが頻発するプログラムを実行してもキャッシュ
・アクセス速度が落ちることなく、常に高速にメモリ・
アクセスが行なわれるキャッシュ・メモリ制御装置を実
現することができる。
モード数のレジスタを設け、アドレス変換された物理ア
ドレスのうち、′ａ理ページ部をこれらのレジスタに格
納しＣＰＬＪの動作モードに応じて各レジスタの出力を
物理アドレスの一部としてキャッシュ・アクセスを行な
うので、アドレス変換器の管理しているページを越えた
アクセスが頻発するプログラムを実行してもキャッシュ
・アクセス速度が落ちることなく、常に高速にメモリ・
アクセスが行なわれるキャッシュ・メモリ制御装置を実
現することができる。
第１図は本発明を実施したキャッシュ・メモリ制御装置
の構成ブロック図、第２図（ａ）、（ｂ）はＭＭＵ２か
ら出力される物理アドレスＰＡを構成を表わす図、第３
図は従来のキャッシュ・メモリ制御装置の構成ブロック
図である。 １・・・中央処理装置ＣＰＬＩ、 ２・・・アドレス変換器ＭＭＵ、３・・・レジスタ、３
１・・・第１のレジスタ、３２・・・第２のレジスタ、
４・・・タグ・メモリ部ＴＡＧ１ ５・・・第１の比較器、６・・・第２の比較器、７・・
・マルチプレクサＭＰＸ。 ７１・・・第１のマルチプレクサＭＰＸ。 ７２・・・第２のマルチブレクリＭＰＸ１Ｑ＋ 、 ｇ
２・・・ゲート回路。 手続ネ１１正書（方式） ６２．５．８ 昭和年月日 い
の構成ブロック図、第２図（ａ）、（ｂ）はＭＭＵ２か
ら出力される物理アドレスＰＡを構成を表わす図、第３
図は従来のキャッシュ・メモリ制御装置の構成ブロック
図である。 １・・・中央処理装置ＣＰＬＩ、 ２・・・アドレス変換器ＭＭＵ、３・・・レジスタ、３
１・・・第１のレジスタ、３２・・・第２のレジスタ、
４・・・タグ・メモリ部ＴＡＧ１ ５・・・第１の比較器、６・・・第２の比較器、７・・
・マルチプレクサＭＰＸ。 ７１・・・第１のマルチプレクサＭＰＸ。 ７２・・・第２のマルチブレクリＭＰＸ１Ｑ＋ 、 ｇ
２・・・ゲート回路。 手続ネ１１正書（方式） ６２．５．８ 昭和年月日 い
Claims (1)
- 前回アクセスを行なつた物理アドレスの管理ページ部を
保持し次にアクセスを行なう場合、論理アドレスを物理
アドレスに変換している間に前記管理ページ部と論理ア
ドレスのページ・オフセット部を用いてアクセスを開始
するキャッシュ・メモリ制御装置において、中央処理装
置の動作モード数の複数の管理ページ部レジスタを設け
、前記中央処理装置の動作モードに応じて前記複数の管
理ページ部レジスタの出力を物理アドレスとしてキャッ
シュ・メモリをアクセスすることを特徴とするキャッシ
ュ・メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041683A JPH0721777B2 (ja) | 1987-02-25 | 1987-02-25 | キヤツシユ・メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041683A JPH0721777B2 (ja) | 1987-02-25 | 1987-02-25 | キヤツシユ・メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208144A true JPS63208144A (ja) | 1988-08-29 |
| JPH0721777B2 JPH0721777B2 (ja) | 1995-03-08 |
Family
ID=12615227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041683A Expired - Lifetime JPH0721777B2 (ja) | 1987-02-25 | 1987-02-25 | キヤツシユ・メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721777B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03135642A (ja) * | 1989-07-03 | 1991-06-10 | Tandem Comput Inc | コンピュータメモリシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558628A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
| JPS59112479A (ja) * | 1982-12-17 | 1984-06-28 | Fujitsu Ltd | キヤツシユメモリの高速アクセス方式 |
-
1987
- 1987-02-25 JP JP62041683A patent/JPH0721777B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558628A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
| JPS59112479A (ja) * | 1982-12-17 | 1984-06-28 | Fujitsu Ltd | キヤツシユメモリの高速アクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03135642A (ja) * | 1989-07-03 | 1991-06-10 | Tandem Comput Inc | コンピュータメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0721777B2 (ja) | 1995-03-08 |
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