JPH06103477B2

JPH06103477B2 - 並列キャッシュメモリ

Info

Publication number: JPH06103477B2
Application number: JP3348383A
Authority: JP
Inventors: 浩酒井
Original assignee: 工業技術院長
Priority date: 1991-12-05
Filing date: 1991-12-05
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPH05158793A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサを有
するデータ処理システムに用いられる並列キャッシュメ
モリに関するものである。

【０００２】

【従来の技術】従来、高速のデータ処理を実現する手段
として、図８に示すように複数のプロセッサＰを使用
し、これら複数のプロセッサＰをメモリバスＢに接続し
てメモリＭを共有する密結合マルチプロセッサ方式を採
用したものがある。

【０００３】しかし、このように各プロセッサＰを単に
メモリバスＢに結合したのでは、各プロセッサＰから共
有メモリＭに対するリード／ライトなどのメモリアクセ
ス要求がメモリバスＢに集中することがあるため、プロ
セッサＰの数が４〜１６個程度になると、システム全体
の性能向上がそれ以上望めなくなることが知られてい
る。

【０００４】これを解決する手段として、図９に示すよ
うに各プロセッサＰに対してキャッシュメモリＣＭ1 、
ＣＭ2 、…を接続したものがある。なお、キャッシュメ
モリに関する参考文献として、次のものが知られてい
る。

【０００５】Paul Sweazey and Alan Jay Smith : A Cl
ass of a Compatible Cache Consistency Protocol and
their Support by the IEEE Futurebus, Proceedingso
f the 13th Annual International Symposium on Compu
ter Architecture, June, 1986. James Archibald and Jean-loup Baer: Cache Coherenc
e Protocols: Evaluation Using a Multiprocessor Sim
ulation Model, ACM Transacions on Computer, Vol.4,
No.4, Novemder, 1986. ここで、図９において、各プロセッサＰにそれぞれ接続
されるキャッシュメモリＣＭ1 、ＣＭ2 、…は、それぞ
れ対応するプロセッサＰが最近に参照した共有メモリＭ
の内容のコピーを、複数あるキャッシュラインのひとつ
に格納している。ここでの各キャッシュラインは、下記
のような情報を格納するようにしている。（１）数ワード分（４〜１６ワード程度のものが一般的
である）のデータ（これをキャッシュラインデータと呼
ぶ）。（２）データがもともと存在していた共有メモリ装置Ｍ
上でのアドレス。（３）キャッシュラインの状態、例えば、タグ情報とし
て、・キャッシュラインに有効なデータが格納されているか
否か、・キャッシュラインのデータは他のキャッシュメモリに
も存在するか否か、・共有メモリ上のデータと同じであるか否か、などである。

【０００６】しかして、このようにしたキャッシュメモ
リＣＭ1 、ＣＭ2 、…では、各プロセッサＰから共有メ
モリＭへのリード／ライト要求に対し、いま、あるプロ
セッサＰからリード要求があった場合、プロセッサＰに
接続されたキャッシュメモリＣＭ1 が、要求のあったキ
ャッシュラインデータを保持していると、図１０（ａ）
の動作シーケンスに示すように、キャッシュメモリＣＭ
1 は、そのキャッシュラインデータの中から要求のあっ
た部分データをプロセッサＰに返して処理を終了する。

【０００７】また、プロセッサＰに接続されたキャッシ
ュメモリＣＭ1 が、該当するキャッシュラインデータを
保持していないと、図１０（ｂ）の動作シーケンスに示
すように、まず、キャッシュメモリＣＭ1 は、他のキャ
ッシュメモリＣＭ2 および共有メモリＭに対して、その
アドレスに対応するキャッシュラインデータの転送を要
求する。すると、データ転送要求を受け取ったキャッシ
ュメモリＣＭ2 は、そのキャッシュラインに要求のあっ
たキャッシュラインデータを保持しているか否か、およ
び、それをキャッシュメモリＣＭ1 に転送すべきか否か
を判定する。そして、データ転送をすべきと判定したキ
ャッシュメモリＣＭ2 は、そのキャッシュラインデータ
をキャッシュメモリＣＭ1 に転送する。もし、どのキャ
ッシュメモリも転送しない場合、共有メモリＭが該当す
るキャッシュラインデータを転送する。そして、転送さ
れたキャッシュラインの内容を受けとったキャッシュメ
モリＣＭ1 は、それを適当なキャッシュラインに格納す
るとともに、そのキャッシュラインデータの中から要求
のあった部分データをプロセッサＰに返して処理を終了
する。

【０００８】一方、プロセッサＰからライト要求があっ
た場合、プロセッサＰに接続されたキャッシュメモリＣ
Ｍ1 が、該当するキャッシュラインデータを保持し、か
つ、そのキャッシュラインデータが他のキャッシュメモ
リＣＭ2に存在しないと（これは、タグ情報を参照して
調べる）、図１１（ａ）の動作シーンスに示すように、
キャッシュメモリＣＭ1 は、該当するキャッシュライン
データのうち、ライト要求のあった部分のデータを書き
換えるとともに、必要に応じてタグ情報の更新（例え
ば、共有メモリＭと内容が異なることを記憶する）を行
う。

【０００９】また、プロセッサＰに接続されたキャッシ
ュメモリＣＭ1 が、該当するキャッシュラインデータを
保持しており、かつ、そのキャッシュラインデータが他
のキャッシュメモリＣＭ2 に存在すると、図１１（ｂ）
の動作シーンスに示すように、キャッシュメモリＣＭ1
は、他のキャッシュメモリＣＭ2 に対して、該当するキ
ャッシュラインデータの無効化を要求する。そして、こ
の無効化の要求が達成されることが確実になった時点
で、該当するキャッシュラインデータのうち、ライト要
求のあった部分のデータを書き換えるとともに、必要に
応じてタグ情報の更新（例えば、共有メモリと内容が異
なること、そのキャッシュラインデータは他のキャッシ
ュメモリには無いことを記憶する）を行う。さらに、無
効化要求を受け取ったキャッシュメモリＣＭ2 は、キャ
ッシュラインに、該当するキャッシュラインデータがあ
るか否か調べ、もしあれば、そのタグに保持されている
データが無効であることを示す情報を格納するようにな
る。

【００１０】また、プロセッサＰに接続されたキャッシ
ュメモリＣＭ1 が、該当するキャッシュラインデータを
保持していないと、図１１（ｃ）の動作シーンスに示す
ように、キャッシュメモリＣＭ1 は、他のキャッシュメ
モリＣＭ2 及び共有メモリＭに対して、そのアドレスに
対応するキャッシュラインデータの転送と無効化を要求
する。そして、データ転送及び無効化要求を受け取った
キャッシュメモリＣＭ2 は、同キャッシュメモリＣＭ2
内のキャッシュラインに、該当するキャッシュラインデ
ータが存在するか否か、及び、それを要求元のキャッシ
ュメモリＣＭ1に転送すべきか否かを判定する。そし
て、データ転送をすべきと判定したキャッシュメモリＣ
Ｍ2 は、該当するキャッシュラインデータをキャッシュ
メモリＣＭ1 に転送する。もし、どのキャッシュメモリ
ＣＭ1 も転送しない場合、共有メモリＭが該当するキャ
ッシュラインデータを転送する。それと同時に、キャッ
シュラインに、該当するキャッシュラインデータが存在
するすべてのキャッシュメモリＣＭ2は、その無効化を
行う（すなわちタグにそれが無効であることを示す情報
を格納する）。さらに、転送されたキャッシュラインデ
ータを受け取ったキャッシュメモリＣＭ1 は、それを適
当なキャッシュラインに格納するとともに、該当するキ
ャッシュラインデータのうち、ライト要求のあった部分
のデータを書き換え、必要に応じてタグ情報の更新（例
えば、共有メモリと内容が異なること、そのキャッシュ
ラインデータは他のキャッシュメモリには無いことを記
憶する）を行う。

【００１１】しかして、各プロセッサＰでのリード／ラ
イト要求がそれぞれ図１０（ａ）、図１１（ａ）に示す
動作シーケンスで処理できる確率が高い場合には、この
ような並列キャッシュの採用により、データ処理装置全
体の性能は飛躍的に改善できることになる。しかし、実
際には図１０（ｂ）、図１１（ｂ）（ｃ）に示すような
動作シーケンスも起こることがあるため、プロセッサＰ
の数が１６〜３０程度にもなると、メモリバス上のトラ
フィックが増大し、それ以上のプロセッサ数を増やして
もシステム全体の性能は上がらないようになる。

【００１２】ところで、並列キャッシュメモリを使用す
る場合に、メモリバスＢにコマンドが出るのは、次の３
つのケースに大別できる。

【００１３】第１のケースは、あるプロセッサが使用す
るプログラム及びデータがキャッシュメモリに格納しき
れず、キャッシュメモリと共有メモリの間でキャッシュ
ラインデータの転送が起きる場合である。これは、図１
０（ｂ）や図１１（ｃ）の動作シーケンスに相当し、こ
れを軽減するには、キャッシュメモリの容量を大きくす
る必要がある。これは近年のＬＳＩの高集積化により実
現できる可能性がある。

【００１４】第２のケースは、あるキャッシュライン中
の個々のデータをそれぞれ別のプロセッサがアクセスす
ることにより、結果的にそのキャッシュラインデータへ
のアクセス競合を生ずる場合である。これは、図１０
（ｂ）や図１１（ｂ）（ｃ）の動作シーケンスに相当
し、これを軽減するには、キャッシュラインサイズを小
さくする必要がある。これについても、近年のＬＳＩの
高集積化により実現できる可能性がある。

【００１５】第３のケースは、あるデータに対して複数
のプロセッサからのアクセスが競合することにより、図
１０（ｂ）や図１１（ｂ）（ｃ）の動作シーケンスが起
きる場合である。これは、ひとつの仕事を複数のプロセ
ッサで並列処理する場合に本質的な現象でありＬＳＩの
高集積化では解決できない。

【００１６】

【発明が解決しようとする課題】このように、従来の並
列キャッシュメモリにあっては、あるデータに対して複
数のプロセッサからのアクセスが競合する場合に、メモ
リバスの負荷が増大するために、プロセッサ数をある限
度以上に増やしてもデータ処理のためのシステム全体の
性能は上がらないという問題点があった。

【００１７】本発明は、上記事情に鑑みてなされたもの
で、メモリバスに対する負荷を軽減しデータ処理のため
のシステム全体の性能向上を可能にした並列キャッシュ
メモリを提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明の並列キャッシュ
メモリは、複数のプロセッサにそれぞれ接続されるとと
もに、それぞれがメモリバスを介して共有メモリに接続
されるキャッシュメモリを有し、プロセッサのリード要
求に対してそのプロセッサに接続されたキャッシュメモ
リが自己のキャッシュライン中にリード要求の対象とな
るキャッシュラインデータがあるか否かを判断し、無け
れば他のキャッシュメモリまたは前記共有メモリからリ
ード要求の対象となるキャッシュラインデータを獲得す
るようにしたもので、各キャッシュメモリは、自らキャ
ッシュメモリ中にリード要求の対象となるキャッシュラ
インデータがあるとリード要求を行ったプロセッサが同
じキャッシュラインデータに対してライト要求を行うか
否かを予測する手段を有し、リード要求を行ったプロセ
ッサに接続されたキャッシュメモリからキャッシュライ
ンデータの転送要求を受けた他のキャッシュメモリは、
自己のキャッシュラインデータに対しプロセッサがライ
ト要求を行うか否かを予測しライト要求を行うと予測す
るとそのキャッシュラインデータを無効化し、リード要
求を行ったプロセッサに接続されたキャッシュメモリ
は、他のキャッシュメモリ又は前記共有メモリから転送
されてきたキャッシュラインデータに対してプロセッサ
がライト要求を行うか否かを予測しライト要求を行うと
予測するとそのキャッシュラインデータが他のキャッシ
ュメモリに無いことを記憶するようにしている。

【００１９】

【作用】この結果、本発明によれば、プロセッサがある
アドレスに対してリードを行い、次に同じアドレスに対
してライトを行うような場合、各キャッシュメモリでの
ライト要求を予測する機能とそれに基づくキャッシュラ
インデータの無効化の機能により、あるデータに対して
複数のプロセッサからのアクセスが競合する場合にもラ
イト処理を高速化できるとともに、メモリバスに対する
負荷を軽減できるようになる。

【００２０】

【実施例】以下、本発明の一実施例を図面に従い説明す
る。

【００２１】図１は同実施例の概略構成を示すものであ
る。図において、１〜３はプロセッサで、これらプロセ
ッサ１〜３は、３２ビットのアドレス線４〜６、３２ビ
ットのデータ線７〜９をそれぞれ介してキャッシュメモ
リ１０〜１２を接続している。また、これらキャッシュ
メモリ１０〜１２は、メモリバス１３により共有メモリ
１４を接続している。

【００２２】ここで、説明を簡単にするためキャッシュ
メモリ１０について述べると、かかるキャッシュメモリ
１０は、レジスタ１０１、比較回路１０２、セレクタ１
０３、キャッシュライン１０４、制御回路１０５、１０
６、比較回路１０７、セレクタ１０８、レジスタ１０
９、１１０、演算回路１１１、レジスタ１１２を有して
いる。

【００２３】レジスタ１０１は、対応するプロセッサ１
からリード要求を受けとると、そのアドレスを格納す
る。キャッシュライン１０４は、アドレス格納部１０４
１、タグ格納部１０４２、キャッシュラインデータ格納
部１０４３を有している。また、キャッシュライン１０
４のエントリ数として１０２４個を有し、それぞれのキ
ャッシュラインデータの大きさを１６バイトとしてい
る。さらに、キャッシュライン１０４は、格納されてい
るキャッシュラインデータがもともと格納されていた共
有メモリのアドレスのうち、Ａ31〜Ａ14（ただし、最上
位ビットをＡ31、最下位ビットをＡ0 で表わす）の情報
と、タグ情報としてのＶビットおよびＸビットを有して
いる。ここでは、Ｖビットが１の時、そのキャッシュラ
インデータが有効であることを表わし、Ｘビットが１の
時、そのキャッシュラインデータは、他のキャッシュメ
モリには存在しないことを表わしている。

【００２４】そして、リード要求に対応するキャッシュ
ラインデータがキャッシュメモリ１０中に存在するか否
かの判定は、制御回路１０５により、レジスタ１０１に
格納されたアドレスのＡ13〜Ａ4 に対応するキャッシュ
ラインを選択し、そのキャッシュラインに格納されてい
るアドレスとレジスタ１０１に格納されたアドレスのＡ
31〜Ａ14が等しいか否かを比較回路１０２で調べ、その
結果とタグ情報のＶビットの値が共に１であるか否かに
より行う。例えば0x34564 番地（16進数）に対するリー
ド要求の場合、Ａ13〜Ａ4 は0x56であるので、0x56番目
（10進では86番目）のキャッシュラインが選択されるよ
うになる。

【００２５】ここで、リード要求に対応するキャッシュ
ラインデータがキャッシュメモリ１０中に存在する場合
には、レジスタ１０１に格納されたアドレスのＡ3 〜Ａ
2 に対応する部分のデータをセレクタ１０３で選択し、
それをデータ線７に出力するようになる。

【００２６】一方、リード要求に対応するキャッシュラ
インデータがキャッシュメモリ１０中に存在しない場合
には、メモリバス１３を通じて他のキャッシュメモリ１
１、１２あるいは共有メモリ１３にキャッシュラインデ
ータの転送を要求するようになる。

【００２７】他のキャッシュメモリ１１、１２について
も上述したキャッシュメモリ１０と同様である。

【００２８】この状態から、キャッシュメモリ１０がキ
ャッシュラインデータの転送を要求した場合を説明する
と、メモリバス１３は、図示しないアドレス線３２ビッ
ト、データ線６４ビット、制御線で構成され、制御線に
は、コマンドの種類（キャッシュラインデータの転送、
キャッシュラインデータの無効化等）が含まれる。

【００２９】そして、他のキャッシュメモリ１１、１２
が、キャッシュメモリ１０からのキャッシュラインデー
タの転送要求を受け取ると、そのアドレス情報がそれぞ
れのレジスタ１１２に格納される。

【００３０】そして、キャッシュラインに該当するキャ
ッシュラインデータがあるか否かを、制御回路１０６、
比較回路１０７で判定する。この判定方法は、対応する
プロセッサからのリード要求に対して行う制御回路１０
５、比較回路１０２による判定と全く同じである。ここ
で、全く同じ回路を２重に持つのは、そのキャッシュメ
モリと直接接続されているプロセッサからのメモリアク
セス要求と他のキャッシュメモリからのバスを介して送
られてくるキャッシュラインデータの転送等の要求を同
時に処理できるようにするためである。

【００３１】キャッシュメモリ１１、１２は、キャッシ
ュラインに該当するキャッシュラインデータがあれば、
そのキャッシュラインデータを送るとともに、セレクタ
１０８を用いて、レジスタ１１２に格納されているアド
レスのＡ3 〜Ａ2 に対応するデータを選択し、演算回路
１１１を用いて、そのデータとレジスタ１０９に格納さ
れている値の間でビットごとの論理積をとり、次にレジ
スタ１１０に格納されている値と比較する。その結果、
両者が一致すると、Ｖビットを１から０に書き変えるよ
うになる。

【００３２】また、キャッシュメモリ１０は、転送され
てきたキャッシュラインデータを適当なキャッシュライ
ンに格納するとともに、セレクタ１０８を用いて、レジ
スタ１１２に格納されているアドレスのＡ3 〜Ａ2 に対
応するデータを選択し、演算回路１１１を用いて、その
データとレジスタ１０９に格納されている値の間でビッ
トごとの論理積をとり、次にレジスタ１１０に格納され
ている値と比較する。その結果、両者が一致するとき、
Ｘビットに１を書き込むようになる。

【００３３】次に、このように構成した本発明を図２に
示すように複数のプロセッサＰに対してそれぞれキャッ
シュメモリＣＭ1 、ＣＭ2 を接続し、これらキャッシュ
メモリＣＭ1 、ＣＭ2 をメモリバスＢに接続してメモリ
Ｍを共有するような構成に置き換えて説明する。

【００３４】まず、あるデータに対して複数のプロセッ
サＰからのアクセスが競合する典型的なパターンは、各
プロセッサＰがそのアドレスに対してリードを行い、そ
のデータに対してライトを行う場合である。この一連の
動作において、プロセッサＰが初めにリード要求を行っ
た時点で、プロセッサＰに接続されるキャッシュメモリ
ＣＭ1 に該当するキャッシュラインが無く、他のキャッ
シュメモリＣＭ2 からキャッシュラインデータの転送を
受ける必要のある場合、従来では、図３の動作シーケン
スに示すように、リード要求によりキャッシュメモリＣ
Ｍ2 からキャッシュメモリＣＭ1 へのキャッシュライン
データの転送が行われ（上述した図１０（ａ）と同じ動
作シーケンス）、次のライト要求で、もともとそのキャ
ッシュラインを保持していた他のキャッシュメモリＣＭ
2 に対してそのキャッシュラインの無効化が起きてしま
う。これに対して、本発明のキャッシュメモリＣＭ1 で
は、図４の動作シーケンスに示すように、まずリード要
求によりキャッシュメモリＣＭ2 からキャッシュメモリ
ＣＭ1 へのキャッシュラインデータの転送が行われる
と、キャッシュメモリＣＭ2 でプロセッサＰ2 によるラ
イト要求を予測した結果、そのキャッシュラインデータ
の無効化も同時に行われる。また、キャッシュラインデ
ータを受けとったキャッシュメモリＣＭ1 もプロセッサ
Ｐによるライト要求を予測した結果、そのキャッシュラ
インデータを持つキャッシュメモリが他に無いことを記
憶する。そして、次のライト要求では、キャッシュメモ
リＣＭ1だけがそのキャッシュラインを保持しているの
で、上述した図１１（ａ）と同じ動作シーケンスが起き
る。

【００３５】このため、本発明のキャッシュメモリＣＭ
1 、ＣＭ2 では、従来のキャッシュメモリがライト要求
で行っていたキャッシュラインデータの無効化を省略す
ることができ、バスの負荷を減らすことができるように
なる。

【００３６】なお、プロセッサＰが、あるアドレスに対
してリードを行った場合、その後でそのアドレスに対し
てライトが行われるとは限らない。本発明では、次にラ
イトが行われるか否かを、各キャッシュメモリＣＭ1 、
ＣＭ2 に予測させ、ライトが起きると予測される場合の
み、そのプロセッサＰに直接つながっているキャッシュ
メモリＣＭ1 またはＣＭ2 だけが、該当するキャッシュ
ラインデータを保持するようにすることが最大の特徴と
なる。

【００３７】次に、実際にリードを行ったプロセッサが
同じアドレスに対してライトを行うか否かが予測可能な
場合を説明する。

【００３８】この場合、並列論理プログラムでは、一般
に多くのプロセスを生成し、それらを多数のプロセッサ
で実行することにより、処理の高速化をはかる。このよ
うに複数のプロセスで並列処理を行う場合には、各プロ
セス間で結果の引渡しを行うなど、プロセス間で同期を
とる必要がある。それを並列論理プログラムでは変数へ
の値の代入により実現している。

【００３９】例えば、プロセスＰ1 からプロセスＰ2 へ
結果を引渡すには、図５に示すように予め決めておいた
ワードＡを使用する。ワードＡは、初期状態として、値
が未定義であり、何かある値を格納できる状態（並列論
理プログラムでは、これを変数と呼ぶ）となっている。
そして、プロセスＰ1 では、プロセスＰ2 に引渡す値が
決まった時、それをワードＡに代入する。また、プロセ
スＰ2 は、ワードＡに対してリード操作を行い、その結
果が変数でなければ、それをプロセスＰ1 から引渡され
た値として処理を行う。逆に、その結果が未だ変数のま
まであれば、ワードＡに変数以外の値が格納されるま
で、Ｐ2 の実行を待たせる必要がある。

【００４０】並列論理プログラムでは、上記の操作を下
記の方法により実現している。

【００４１】まず、結果をもらう側のプロセスＰ2 は、
ワードＡに対してリードした結果、もしそれが変数でな
ければ、ワードＡに対して、さらにアクセスすることは
ない。しかし、変数であった場合は、別のプロセスによ
って、ワードＡに何か結果が書き込まれるまで、ウェイ
トする必要があるので、ワードＡに図６に示すような
「ポインタつきの変数」を書き込む。この「ポインタ付
きの変数」は、「このワードに、あるプロセスが値を書
き込んだ時は、そのポインタで指されているプロセスＰ
2 を再び実行可能とするように」ということを表わして
いる。

【００４２】次に、プロセスＰ1 がその結果をワードＡ
に書き込む場合、ワードＡは、変数であるか、ポインタ
つきの変数であるか（すなわち図４に示すデータ構造が
できている）、あるいは別のプロセスによって既に変数
以外の値が格納されているかの３種類の可能性があるの
で、ワードＡに対してリード動作を行う必要がある。そ
して、その結果として、ワードＡが変数あるいはポイン
タつき変数の場合は、ワードＡへの値の書込みを行い、
ワードＡが変数以外の場合には、ワードＡに対するアク
セスは行わないようになる。。

【００４３】このように、並列論理プログラムでは、変
数あるいはポインタつき変数をリードした後には、その
ワードに対してライトを行い、そうでない場合はライト
を行わないことが多いので、「リードしたデータが変数
あるいはポインタつき変数であること」をライト要求の
予測とすることができる。これは、そのデータが特定の
パターンであるか否か（例えば、そのデータとある定数
のビットごとの論理積がある定数と一致するか否か）に
より判定できる。

【００４４】プロセッサによるライト要求を、このよう
な方法で予測することにより、本発明の並列キャッシュ
メモリでは、プロセスＰ２による最初のリードに関して
はメモリバスＢが使用されるものの、その時に他のキャ
ッシュメモリ中の当該キャッシュラインデータは無効化
されるので、続いて行われるライトではメモリバスＢに
コマンドを出す必要が無い。また、その後に行われるプ
ロセスＰ1 によるワードＡへのリード及びライトについ
ても、同様にメモリバスＢの負荷は軽減される。その結
果、プロセスＰ2 およびＰ1 によるワードＡへのライト
動作が高速化できるとともに、メモリバスＢの付加が軽
減され、その分全体の性能が向上する。

【００４５】次に、記号処理言語では実行過程で多くの
データをメモリ上に割付け、また、不要になったデータ
に割付けていたメモリの回収を行う。このうち、不要に
なったデータを発見する有力な方法に、参照カウンタを
用いる方法がある。これは、図７に示すように、そのデ
ータがいくつのポインタで指されているかを保持するカ
ウンタである。図７では、データＡが、３つのポインタ
で指されているので、参照カウンタには「３」が格納さ
れている。

【００４６】この参照カウンタは、プロセッサがポイン
タを新たに作ったり削除するたびに、そのポインタが指
すデータの参照カウンタを１だけ増減する必要がある。
このため、プロセッサによる参照カウンタの更新では、
まずリードを行い、次に更新後の結果をライトする。逆
に、参照カウントをリードだけしてライトを行わないこ
とはない。従って、リードしたデータが参照カウンタで
ある場合には、次にライトが行われると予測できる。リ
ードしたデータが参照カウンタであるか否かは、そのデ
ータを特定のパターンになっているか否かで判定でき
る。

【００４７】次に、マルチプロセッサ用オペレーティン
グシステムでは、メモリの一部を例えばセマフォのよう
に同期処理用の領域として使用する。このような同期処
理用の領域は、通常、リード動作に引き続いて同じアド
レスに対してライト動作が行われることが多い。従っ
て、プロセッサによるライト動作の予測に、リード要求
のあったデータが同期処理用の領域であるか否かを用い
ることができ、そのワードのアドレスが特定の範囲内に
あるか否かにより判定できる。

【００４８】なお、本発明は上記実施例にのみ限定され
ず、要旨を変更しない範囲で適宜変形して実施できる。
例えば、プロセッサによるリードの後のライトを予測す
る手段として、上記実施例では、リード対象となるデー
タと定数（レジスタ１０９に格納されている値）のビッ
トごとの論理積をとり、それと別の定数（レジスタ１１
０の値）が一致するかとしたが、他にもそのデータが特
定のパターンであるか否かの判定法としていろいろな可
能性がある。一例として、２^Nエントリ×１ビットのメ
モリを用意し、リード対象のデータのうちＮビットをア
ドレスとして、このメモリにアクセスを行い、その値が
１である場合に、プロセッサによるライトが行われると
予測してもよい。

【００４９】また、上述では、リード対象となるデータ
に対して、それが特定のパターンであるか否かをプロセ
ッサによるライトの予測として用いたが、それに代え
て、リード対象となるデータ及びそのアドレスをデータ
（すなわち、６４ビットのデータ）とみなし、これに対
して上述したと同様の予測手段とすることにより、より
精度の高い予測が可能になる場合がある。これは、例え
ば、並列論理プログラムにおいて、変数の存在する領域
があるアドレス範囲に限定されている場合に有効であ
る。つまり、変数であるか否かを、データのパターンが
変数の場合と一致し、かつ、「そのアドレスが変数の存
在するアドレス範囲に含まれる」ことで判定することに
より、プロセッサによるライトの予測の精度を高めるこ
とができる。

【００５０】さらに、アドレスがある範囲にあるか否か
をプロセッサによるライトの予測として用いる場合、上
述のメモリの代わりに、論理アドレスから物理アドレス
への変換を行うＭＭＵ（Memory Management Unit) を用
い、そのアドレスを含むページに関する情報として、ラ
イトが予測されるか否かを含めることも可能である。さ
らにまた、上述では、キャッシュメモリ１０がプロセッ
サ１によるライトを予測する手段として、リード要求の
あったデータ部分とレジスタ１０９に格納されている値
の間でビットごとの論理積をとり（演算器１１１使
用）、次にレジスタ１１０に格納されている値と比較し
たが、それに代えて、キャッシュメモリ１１、１２がキ
ャッシュラインデータを転送する際、それらのキャッシ
ュメモリ１１、１２が行った予測結果も同時に転送し、
それをキャッシュメモリ１０が参照するようにしてもよ
い。

【００５１】

【発明の効果】本発明の並列キャッシュメモリによれ
ば、ライト処理を高速化でき、メモリバスに対する負荷
の軽減を実現できることから、プロセッサ数を変えるこ
となく高性能のデータ処理システムを実現することがで
きる。

【図面の簡単な説明】

【図１】本発明による並列キャッシュメモリの一実施例
の該略構成を示すブロック図。

【図２】図１に示す実施例の動作を説明するための図。

【図３】図１に示す実施例においてあるデータに対して
リード及びライトを続けて行った場合のキャッシュメモ
リの動作シーケンスを示す図。

【図４】図１に示す実施例においてあるデータに対して
リード及びライトを続けて行った場合のキャッシュメモ
リの動作シーケンスを示す図。

【図５】図１に示す実施例においてワードＡを媒介とす
るプロセス間の同期を説明する概念図。

【図６】図１に示す実施例においてポインタ付き変数を
用いたプロセスのウェイト動作を説明する概念図。

【図７】図１に示す実施例において参照カウンタを説明
するための概念図。

【図８】従来のメモリ共有型マルチプロセッサを示す構
成図。

【図９】従来の並列キャッシュメモリを備えたマルチプ
ロセッサを示す構成図。

【図１０】図９に示すマルチプロセッサにおいてプロセ
ッサのリード要求に対する各キャッシュメモリの動作シ
ーケンスを示す図。

【図１１】図９に示すマルチプロセッサにおいてプロセ
ッサのライト要求に対する各キャッシュメモリの動作シ
ーケンスを示す図。

【符号の説明】

１〜３…プロセッサ、４〜６…アドレス線、７〜９…デ
ータ線、１０〜１２…キャッシュメモリ、１０１、１０
９、１１０、１１２…レジスタ、１０２、１０７…比較
回路、１０３、１０８…セレクタ、１０４…キャッシュ
ライン、１０５、１０６…制御回路、１１１…演算回
路。

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサにそれぞれ接続される
とともに、それぞれがメモリバスを介して共有メモリに
接続されるキャッシュメモリを有し、プロセッサのリー
ド要求に対してそのプロセッサに接続されたキャッシュ
メモリが自己のキャッシュライン中にリード要求の対象
となるキャッシュラインデータがあるか否かを判断し、
無ければ他のキャッシュメモリまたは前記共有メモリか
らリード要求の対象となるキャッシュラインデータを獲
得するようにした並列キャッシュメモリにおいて、各キャッシュメモリは自らキャッシュメモリ中にリード
要求の対象となるキャッシュラインデータがあるとリー
ド要求を行ったプロセッサが同じキャッシュラインデー
タに対してライト要求を行うか否かを予測する手段を有
し、リード要求を行ったプロセッサに接続されたキャッシュ
メモリからキャッシュラインデータの転送要求を受けた
他のキャッシュメモリは自己のキャッシュラインデータ
に対しプロセッサがライト要求を行うか否かを予測しラ
イト要求を行うと予測するとそのキャッシュラインデー
タを無効化し、リード要求を行ったプロセッサに接続されたキャッシュ
メモリは他のキャッシュメモリ又は前記共有メモリから
転送されてきたキャッシュラインデータに対してプロセ
ッサがライト要求を行うか否かを予測しライト要求を行
うと予測するとそのキャッシュラインデータが他のキャ
ッシュメモリに無いことを記憶することを特徴とする並
列キャッシュメモリ。
【請求項２】リード要求を行ったプロセッサが同じキ
ャッシュラインデータに対してライト要求を行うか否か
の予測は、リード要求の対象データがある一定のパター
ンであるか否かにより行うことを特徴とする請求項１記
載の並列キャッシュメモリ。
【請求項３】リード要求を行ったプロセッサが同じキ
ャッシュラインデータに対してライト要求を行うか否か
の予測は、リード要求の対象アドレスがある一定の範囲
であるか否かにより行うことを特徴とする請求項１記載
の並列キャッシュメモリ。