JP2570361B2 - 記憶制御方式 - Google Patents
記憶制御方式Info
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- JP2570361B2 JP2570361B2 JP63033065A JP3306588A JP2570361B2 JP 2570361 B2 JP2570361 B2 JP 2570361B2 JP 63033065 A JP63033065 A JP 63033065A JP 3306588 A JP3306588 A JP 3306588A JP 2570361 B2 JP2570361 B2 JP 2570361B2
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Description
【発明の詳細な説明】 〔概要〕 コンピュータシステムの処理能力を向上することがで
きる記憶制御方式に関し、 記憶素子のページモード機能を最大限に活用して処理
装置の性能を向上する記憶制御方式を提供することを目
的とし、 全アドレスビットを指定してアクセスする通常モード
と、該アドレスビットの所定部分により予め指定された
記憶領域について、該記憶領域内のアドレスのみを指定
してアクセスするページモードとを有する記憶素子のデ
ータ読出しアクセスの制御において、アクセスごとに、
前記アドレスビットの前記所定部分を保持する保持手段
と、アクセス開始時に該保持手段に保持されている内容
と、該所定部分とが一致するか不一致かを示す信号を出
力する比較手段と、該比較手段の動作と並行して前記ペ
ージモードによるアクセスを開始し、該比較手段から不
一致を示す該信号が出力されたことにより、前記通常モ
ードによるアクセスに切り替える制御手段とを設けるよ
うに構成する。
きる記憶制御方式に関し、 記憶素子のページモード機能を最大限に活用して処理
装置の性能を向上する記憶制御方式を提供することを目
的とし、 全アドレスビットを指定してアクセスする通常モード
と、該アドレスビットの所定部分により予め指定された
記憶領域について、該記憶領域内のアドレスのみを指定
してアクセスするページモードとを有する記憶素子のデ
ータ読出しアクセスの制御において、アクセスごとに、
前記アドレスビットの前記所定部分を保持する保持手段
と、アクセス開始時に該保持手段に保持されている内容
と、該所定部分とが一致するか不一致かを示す信号を出
力する比較手段と、該比較手段の動作と並行して前記ペ
ージモードによるアクセスを開始し、該比較手段から不
一致を示す該信号が出力されたことにより、前記通常モ
ードによるアクセスに切り替える制御手段とを設けるよ
うに構成する。
本発明は、コンピュータシステムの処理能力を向上す
ることができる記憶制御方式に関する。
ることができる記憶制御方式に関する。
近年、技術や業務のあらゆる分野にコンピュータが応
用されるようになってきた。コンピュータ処理におい
て、処理装置は主記憶装置から命令やオペランドを読出
して実行するため、その性能は使用されるメモリ素子の
速度によって大きく左右される。然るに、高速なメモリ
素子は消費電力が大で、かつ高価であり、与えられたメ
モリ素子を効率よく使用してコンピュータシステムの性
能を向上することができる記憶制御方式が望まれてい
る。
用されるようになってきた。コンピュータ処理におい
て、処理装置は主記憶装置から命令やオペランドを読出
して実行するため、その性能は使用されるメモリ素子の
速度によって大きく左右される。然るに、高速なメモリ
素子は消費電力が大で、かつ高価であり、与えられたメ
モリ素子を効率よく使用してコンピュータシステムの性
能を向上することができる記憶制御方式が望まれてい
る。
第４図は従来例を示すタイミング図である。全図を通
じて同一符号は同一対象物を示す。
じて同一符号は同一対象物を示す。
ダイナミックRAM（以下、DRAMという）のアクセスに
は通常モードによるアクセスとページモードによるアク
セスとがある。例えば16,384語の記憶容量を有するDRAM
の通常モードによるアクセスでは、先にアドレス16ビッ
トの上位８ビットをロウアドレスとして出力して所要の
記憶領域を指定し、次に下位８ビットをカラムアドレス
として出力することによって目的のアドレスを指定す
る。一方、ページモードによるアクセスでは、予めアド
レス上位８ビットで指定された同一の記憶領域（以下、
ページという）内のアドレスを指定する場合はカラムア
ドレスのみを出力してアドレス指定することにより高速
にメモリアクセスを行うことができる。従って、大部分
の命令がページ内において配列順に実行されるプログラ
ムを格納する処理装置の主メモリのアクセス制御はペー
ジモードによるアクセスが有効である。これを積極的に
活用するために、アクセス要求されるアドレスが前回ア
クセスと同一ページ内か否かを判定し、同一ページ内に
あればページモードによるアクセスを実行し、ページ境
界を越える時などで同一ページ内にない時は通常モード
によるアクセスを実行するように構成されている。即
ち、第４図において、メモリアクセス開始時の判定サイ
クルにおいてアドレス上位８ビットが前回アクセスと同
一ページを指定するか否かを判定し、同一ページでない
時は図（ａ）に示す通常モードによるアクセクを実行
し、同一ページの時は図（ｂ）に示すページモードによ
るアクセクを実行する。
は通常モードによるアクセスとページモードによるアク
セスとがある。例えば16,384語の記憶容量を有するDRAM
の通常モードによるアクセスでは、先にアドレス16ビッ
トの上位８ビットをロウアドレスとして出力して所要の
記憶領域を指定し、次に下位８ビットをカラムアドレス
として出力することによって目的のアドレスを指定す
る。一方、ページモードによるアクセスでは、予めアド
レス上位８ビットで指定された同一の記憶領域（以下、
ページという）内のアドレスを指定する場合はカラムア
ドレスのみを出力してアドレス指定することにより高速
にメモリアクセスを行うことができる。従って、大部分
の命令がページ内において配列順に実行されるプログラ
ムを格納する処理装置の主メモリのアクセス制御はペー
ジモードによるアクセスが有効である。これを積極的に
活用するために、アクセス要求されるアドレスが前回ア
クセスと同一ページ内か否かを判定し、同一ページ内に
あればページモードによるアクセスを実行し、ページ境
界を越える時などで同一ページ内にない時は通常モード
によるアクセスを実行するように構成されている。即
ち、第４図において、メモリアクセス開始時の判定サイ
クルにおいてアドレス上位８ビットが前回アクセスと同
一ページを指定するか否かを判定し、同一ページでない
時は図（ａ）に示す通常モードによるアクセクを実行
し、同一ページの時は図（ｂ）に示すページモードによ
るアクセクを実行する。
第４図（ａ）において、アクセス開始時の判定サイク
ルにおいて旋回と同一ページのアクセスでないと判定し
た時は、アドレス指定サイクルにおいてアドレス上位８
ビットをロウアドレス（図ではＲで示す）として、また
下位８ビットをカラムアドレス（図ではＣで示す）とし
て出力すると共に、ロウ及びカラムアドレスを立下がり
端でDRAMにセットするタイミング信号＊RAS及び＊CASを
出力することにより、アクセスサイクルにおいてデータ
を読出し、パリティチェック等の検査を行って、処理装
置に読出データ“有効”を示す信号（以下、レディ信号
という）を出力する。
ルにおいて旋回と同一ページのアクセスでないと判定し
た時は、アドレス指定サイクルにおいてアドレス上位８
ビットをロウアドレス（図ではＲで示す）として、また
下位８ビットをカラムアドレス（図ではＣで示す）とし
て出力すると共に、ロウ及びカラムアドレスを立下がり
端でDRAMにセットするタイミング信号＊RAS及び＊CASを
出力することにより、アクセスサイクルにおいてデータ
を読出し、パリティチェック等の検査を行って、処理装
置に読出データ“有効”を示す信号（以下、レディ信号
という）を出力する。
第４図（ｂ）において、判定サイクルにおいて前回と
同一ページのアクセスであると判定した時は、アドレス
指定サイクルにおいて＊RASを低レベルに保持したまま
＊CASを制御してカラムアドレスのみを出力することに
より、アクセスサイクルにおいてデータを読出し、レデ
ィ信号を出力する。
同一ページのアクセスであると判定した時は、アドレス
指定サイクルにおいて＊RASを低レベルに保持したまま
＊CASを制御してカラムアドレスのみを出力することに
より、アクセスサイクルにおいてデータを読出し、レデ
ィ信号を出力する。
上記のように従来方法によると、今回のアクセスが前
回のアクセスと同一ページ内を指定するか否かを判定す
る判定サイクルは、ページモードによる高速アクセスを
活用して処理装置の高速化を図る有効な手段ではある
が、メモリアクセスごとに時間を要するので処理装置の
性能を十分に向上することができないという問題点があ
った。
回のアクセスと同一ページ内を指定するか否かを判定す
る判定サイクルは、ページモードによる高速アクセスを
活用して処理装置の高速化を図る有効な手段ではある
が、メモリアクセスごとに時間を要するので処理装置の
性能を十分に向上することができないという問題点があ
った。
本発明は、記憶素子のページモード機能を最大限に活
用して処理装置の性能を向上する記憶制御方式を提供す
ることを目的とする。
用して処理装置の性能を向上する記憶制御方式を提供す
ることを目的とする。
第１図は本発明の原理ブロック図を示す。
図において、 １は全アドレスビットを指定してアクセスする通常モ
ードと、該アドレスビットの所定部分により予め指定さ
れた記憶領域について、該記憶領域内のアドレスのみを
指定してアクセスするページモードとを有する記憶素
子、 ２はアクセスごとに、前記アドレスビットの前記所定
部分を保持する保持手段、 ３はアクセス開始時に保持手段２に保持されている内
容と、該所定部分とが一致するか不一致かを示す信号を
出力する比較手段、 ４は比較手段３の動作と並行してページモードによる
アクセスを開始し、比較手段３から不一致を示す該信号
が出力されたことにより、通常モードによるアクセスに
切り替える制御手段である。
ードと、該アドレスビットの所定部分により予め指定さ
れた記憶領域について、該記憶領域内のアドレスのみを
指定してアクセスするページモードとを有する記憶素
子、 ２はアクセスごとに、前記アドレスビットの前記所定
部分を保持する保持手段、 ３はアクセス開始時に保持手段２に保持されている内
容と、該所定部分とが一致するか不一致かを示す信号を
出力する比較手段、 ４は比較手段３の動作と並行してページモードによる
アクセスを開始し、比較手段３から不一致を示す該信号
が出力されたことにより、通常モードによるアクセスに
切り替える制御手段である。
本発明によれば、保持手段２は記憶素子１へのアクセ
スごとにそのアドレスビットの所定部分を保持し、比較
手段３はアクセス開始時に、保持手段２に保持されてい
る内容とアクセス要求されるアドレスのビットの前記所
定部分とを比較して一致／不一致を示す信号を出力し、
制御手段４は比較手段３の比較動作と並行してページモ
ードによるアクセスを開始し、比較手段３から不一致信
号が出力されたときには通常モードによるアクセスに切
り替えるので、比較手段３から一致信号が出力された時
は比較手段３の比較動作に要する時間を実質的に削減す
ることができる。
スごとにそのアドレスビットの所定部分を保持し、比較
手段３はアクセス開始時に、保持手段２に保持されてい
る内容とアクセス要求されるアドレスのビットの前記所
定部分とを比較して一致／不一致を示す信号を出力し、
制御手段４は比較手段３の比較動作と並行してページモ
ードによるアクセスを開始し、比較手段３から不一致信
号が出力されたときには通常モードによるアクセスに切
り替えるので、比較手段３から一致信号が出力された時
は比較手段３の比較動作に要する時間を実質的に削減す
ることができる。
以下、本発明の実施例を第２図及び第３図を参照して
説明する。全図を通じて同一符号は同一対象物を示す。
第２図で第１図に対応するものは一点鎖線で囲んであ
る。
説明する。全図を通じて同一符号は同一対象物を示す。
第２図で第１図に対応するものは一点鎖線で囲んであ
る。
第２図において、 DRAM1aは、従来例で説明したDRAMと同じ機能及び構成
を有し、ページモード機能を備えるダイナミックRAMで
あって読出しアクセスにより読出データを出力する。
を有し、ページモード機能を備えるダイナミックRAMで
あって読出しアクセスにより読出データを出力する。
ラッチ回路2aは、DRAM1aへのアクセスサイクルの最後
にマイクロプロセッサ（以下、MPUという）10からのア
ドレスA00〜A15（A00:MSB,A15:LSB）の上位８ビットA00
〜A07をラッチして保持する。
にマイクロプロセッサ（以下、MPUという）10からのア
ドレスA00〜A15（A00:MSB,A15:LSB）の上位８ビットA00
〜A07をラッチして保持する。
比較回路3aは、アクセス開始時に、前回のアクセス時
にラッチ回路2aに保持されたアドレスビットとMPU10か
ら入力されるA00〜A07とを比較し、比較結果に基いて一
致／不一致信号を出力する。
にラッチ回路2aに保持されたアドレスビットとMPU10か
ら入力されるA00〜A07とを比較し、比較結果に基いて一
致／不一致信号を出力する。
タイミング制御回路4aは、MPU10からのA00〜A07に対
応するロウアドレスとA08〜A15に対応するカラムアドレ
スとを切替えて出力するアドレス発生部43、ロウアドレ
スのタイミング信号＊RASを発生するRAS発生部41、カラ
ムアドレスのタイミング信号＊CASを発生するCAS発生部
42等から構成され、アクセス開始時に、即ち比較回路3a
の比較動作と並行してアドレス指定サイクルを実行して
ページモードによる高速アクセス（第４図（ｂ）のアド
レス指定サイクル参照）を行い、比較回路3aから一致信
号が入力された時はMPU10に対して読出データ“有効”
を示すレディ信号を出力し、不一致信号が入力された時
はレディ信号を出力せずに、再度アドレス指定サイクル
を実行して通常モードによるアクセス（第４図（ａ）の
アドレス指定サイクル参照）を行って読出データと共に
レディ信号を出力する。
応するロウアドレスとA08〜A15に対応するカラムアドレ
スとを切替えて出力するアドレス発生部43、ロウアドレ
スのタイミング信号＊RASを発生するRAS発生部41、カラ
ムアドレスのタイミング信号＊CASを発生するCAS発生部
42等から構成され、アクセス開始時に、即ち比較回路3a
の比較動作と並行してアドレス指定サイクルを実行して
ページモードによる高速アクセス（第４図（ｂ）のアド
レス指定サイクル参照）を行い、比較回路3aから一致信
号が入力された時はMPU10に対して読出データ“有効”
を示すレディ信号を出力し、不一致信号が入力された時
はレディ信号を出力せずに、再度アドレス指定サイクル
を実行して通常モードによるアクセス（第４図（ａ）の
アドレス指定サイクル参照）を行って読出データと共に
レディ信号を出力する。
第３図の本発明の実施例のタイミング図において、本
発明の作用を従来例のタイミングと対比して示す。
発明の作用を従来例のタイミングと対比して示す。
比較回路3aの比較動作（判定サイクル）と並行して、
タイミング制御回路4aはアドレス指定サイクルを実行し
てページモードによる高速アクセスを行い、比較回路3a
によって一致信号が出力された時はアクセスサイクルに
おいてMPU10に読出データと共にレディ信号を出力す
る。
タイミング制御回路4aはアドレス指定サイクルを実行し
てページモードによる高速アクセスを行い、比較回路3a
によって一致信号が出力された時はアクセスサイクルに
おいてMPU10に読出データと共にレディ信号を出力す
る。
ページモードのアドレス指定サイクルと並行して実行
された比較回路3aによる比較（判定サイクル）の結果が
不一致の時はレディ信号を出力せずに、再度アドレス指
定サイクルを実行して通常モードによるアクセスを行
い、アクセスサイクルにおいてMPU10に読出データと共
にレディ信号を出力する。
された比較回路3aによる比較（判定サイクル）の結果が
不一致の時はレディ信号を出力せずに、再度アドレス指
定サイクルを実行して通常モードによるアクセスを行
い、アクセスサイクルにおいてMPU10に読出データと共
にレディ信号を出力する。
従って、第３図によって明らかなように、プログラム
がページ境界を跨ぐ時など、現アクセスと前回アクセス
の指定ページが異なる場合（と）は、本発明の実施
例のメモリアクセスに要する時間は従来例で要した時間
と同じであるが、プログラム実行の大部分を占める同一
ページ内のアクセスの場合（と）は、本発明では従
来例の判定サイクルに要した時間が実質的に削減される
ので、MPU10の処理能力はその分だけ高速化され、１つ
の適用例では処理装置の性能を数10％向上することがで
きた。
がページ境界を跨ぐ時など、現アクセスと前回アクセス
の指定ページが異なる場合（と）は、本発明の実施
例のメモリアクセスに要する時間は従来例で要した時間
と同じであるが、プログラム実行の大部分を占める同一
ページ内のアクセスの場合（と）は、本発明では従
来例の判定サイクルに要した時間が実質的に削減される
ので、MPU10の処理能力はその分だけ高速化され、１つ
の適用例では処理装置の性能を数10％向上することがで
きた。
なお、本実施例ではMPUの主メモリへの適用例を示し
たが、他のシステムに同様に適用可能で、特に同一ペー
ジ内でアクセスが連続するようなシステムにおいて著し
い効果を奏する。
たが、他のシステムに同様に適用可能で、特に同一ペー
ジ内でアクセスが連続するようなシステムにおいて著し
い効果を奏する。
以上説明したように本発明によれば、現アクセスが前
回アクセスと同一ページ指定か否かの判定に要した時間
を削減して、記憶素子DRAM1aのページモードアクセス機
能を最大限に活用することにより、処理装置MPU10の命
令実行速度を短縮してコンピュータシステムの性能を向
上することができるという効果がある。
回アクセスと同一ページ指定か否かの判定に要した時間
を削減して、記憶素子DRAM1aのページモードアクセス機
能を最大限に活用することにより、処理装置MPU10の命
令実行速度を短縮してコンピュータシステムの性能を向
上することができるという効果がある。
第１図は本発明の原理ブロック図、 第２図は本発明の実施例を示すブロック図、 第３図は本発明の実施例のタイミング図、 第４図は従来例を示すタイミング図である。 図において、 １は記憶素子、1aはDRAM、 ２は保持手段、2aはラッチ回路、 ３は比較手段、3aは比較回路、 ４は制御手段、 4aはタイミング制御回路、 41はRAS発生部、42はCAS発生部、 43はアドレス発生部、 10はMPU を示す。
Claims (1)
- 【請求項１】全アドレスビットを指定してアクセスする
通常モードと、該アドレスビットの所定部分により予め
指定された記憶領域について、該記憶領域内のアドレス
のみを指定してアクセスするページモードとを有する記
憶素子（１）のデータ読出しアクセスの制御において、 アクセスごとに、前記アドレスビットの前記所定部分を
保持する保持手段（２）と、 アクセス開始時に該保持手段（２）に保持されている内
容と、該所定部分とが一致するか不一致かを示す信号を
出力する比較手段（３）と、 該比較手段（３）の動作と並行して、前記ページモード
によるアクセスを開始し、該比較手段（３）から不一致
を示す該信号が出力されたことにより、前記通常モード
によるアクセスに切り替える制御手段（４）とを設ける
ことを特徴とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033065A JP2570361B2 (ja) | 1988-02-16 | 1988-02-16 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033065A JP2570361B2 (ja) | 1988-02-16 | 1988-02-16 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01207850A JPH01207850A (ja) | 1989-08-21 |
| JP2570361B2 true JP2570361B2 (ja) | 1997-01-08 |
Family
ID=12376334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033065A Expired - Fee Related JP2570361B2 (ja) | 1988-02-16 | 1988-02-16 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570361B2 (ja) |
-
1988
- 1988-02-16 JP JP63033065A patent/JP2570361B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01207850A (ja) | 1989-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |