JP2778623B2 - プリフェッチ制御装置 - Google Patents
プリフェッチ制御装置Info
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- JP2778623B2 JP2778623B2 JP7185250A JP18525095A JP2778623B2 JP 2778623 B2 JP2778623 B2 JP 2778623B2 JP 7185250 A JP7185250 A JP 7185250A JP 18525095 A JP18525095 A JP 18525095A JP 2778623 B2 JP2778623 B2 JP 2778623B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【0001】
【発明の属する技術分野】本発明は主記憶装置からデー
タをプリフェッチするプリフェッチ制御装置に関し、特
に、定形データ処理を高速に行うためのプリフェッチ制
御方式に関する。
タをプリフェッチするプリフェッチ制御装置に関し、特
に、定形データ処理を高速に行うためのプリフェッチ制
御方式に関する。
【0002】
【従来の技術】情報処理装置において、プロセッサと主
記憶装置との間に小容量で高速なメモリ(所謂キャッシ
ュメモリ)を配置して、プロセッサから主記憶装置に対
するアクセス時間を高速することが行われている。つま
り、情報処理装置上で実行されるメモリアクセス(主記
憶アクセス)では、一般に、アクセスされるアドレスに
局所性があり、この性質を利用してアクセス頻度の高い
データをキャッシュメモリに記憶しておくことが行われ
ている。
記憶装置との間に小容量で高速なメモリ(所謂キャッシ
ュメモリ)を配置して、プロセッサから主記憶装置に対
するアクセス時間を高速することが行われている。つま
り、情報処理装置上で実行されるメモリアクセス(主記
憶アクセス)では、一般に、アクセスされるアドレスに
局所性があり、この性質を利用してアクセス頻度の高い
データをキャッシュメモリに記憶しておくことが行われ
ている。
【0003】図2を参照して、プロセッサ11から主記
憶装置12へアクセスする際、アクセスされたワード1
3を含む所定サイズの連続した記憶領域(一般にブロッ
クと呼ばれる)の内容を主記憶装置12からキャッシュ
メモリ14に取り込む。これによって、メモリアクセス
(主記憶アクセス)の大部分が高速なキャッシュメモリ
14へのアクセスで済むことになる。つまり、低速な主
記憶装置へのアクセスを少なくすることができる。
憶装置12へアクセスする際、アクセスされたワード1
3を含む所定サイズの連続した記憶領域(一般にブロッ
クと呼ばれる)の内容を主記憶装置12からキャッシュ
メモリ14に取り込む。これによって、メモリアクセス
(主記憶アクセス)の大部分が高速なキャッシュメモリ
14へのアクセスで済むことになる。つまり、低速な主
記憶装置へのアクセスを少なくすることができる。
【0004】
【発明が解決しようとする課題】上述のように、従来の
情報処理装置では、メモリアクセス時における所謂「局
所性」に依存して、キャッシュメモリへの格納データを
決定している関係上、応用プログラムによっては、期待
する程局所性がなく、その結果、プリフェッチのヒット
率が低下してしまうことがある。
情報処理装置では、メモリアクセス時における所謂「局
所性」に依存して、キャッシュメモリへの格納データを
決定している関係上、応用プログラムによっては、期待
する程局所性がなく、その結果、プリフェッチのヒット
率が低下してしまうことがある。
【0005】さらに、上述のように、大まかな範囲をひ
とまとめにして、「近い将来再びアクセスされる可能性
が高いデータブロック」の内容をキャッシュメモリ空間
にフェッチする関係上、結果的に、使用されないデータ
もフェッチして格納する記憶空間をキャッシュメモリ上
に確保しなければならず、必ずしもキャッシュメモリの
使用が効率的でないという問題点がある。
とまとめにして、「近い将来再びアクセスされる可能性
が高いデータブロック」の内容をキャッシュメモリ空間
にフェッチする関係上、結果的に、使用されないデータ
もフェッチして格納する記憶空間をキャッシュメモリ上
に確保しなければならず、必ずしもキャッシュメモリの
使用が効率的でないという問題点がある。
【0006】特に、被処理データが一定の構造を有する
ページを単位として主記憶上に配置され、各ページデー
タに対する処理が定型的であり、所定の時間を周期とし
て処理対象ページが切り替えられる場合においては、キ
ャッシュメモリの使用が効率的でないという問題点がさ
らに顕著となる。
ページを単位として主記憶上に配置され、各ページデー
タに対する処理が定型的であり、所定の時間を周期とし
て処理対象ページが切り替えられる場合においては、キ
ャッシュメモリの使用が効率的でないという問題点がさ
らに顕著となる。
【0007】本発明の目的は、ヒット率の低下すること
のないプリフェッチ制御装置を提供することにある。
のないプリフェッチ制御装置を提供することにある。
【0008】本発明の他の目的はメモリが小容量で済む
プリフェッチ制御装置を提供することにある。
プリフェッチ制御装置を提供することにある。
【0009】
【課題を解決するための手段】本発明によれば、被処理
データがページ単位で格納された主記憶装置と前記被処
理データを処理するプロセッサとの間に配置され、前記
被処理データをプリフェッチするためのプリフェッチ制
御装置であって、前記被処理データをプリフェッチデー
タとして格納する記憶手段と、前記ページ内のアドレス
と該ページ内アドレスに対応した転送先が定義されたテ
ーブルと、被処理ページが指定された際ページ処理周期
に応じて前記ページ内アドレスに基づいて前記被処理ペ
ージ内データを前記被処理データとして読み出して前記
転送先で指定された前記記憶装置内エリアに前記被処理
データをプリフェッチする制御手段とを有することを特
徴とするプリフェッチ制御装置が得られる。
データがページ単位で格納された主記憶装置と前記被処
理データを処理するプロセッサとの間に配置され、前記
被処理データをプリフェッチするためのプリフェッチ制
御装置であって、前記被処理データをプリフェッチデー
タとして格納する記憶手段と、前記ページ内のアドレス
と該ページ内アドレスに対応した転送先が定義されたテ
ーブルと、被処理ページが指定された際ページ処理周期
に応じて前記ページ内アドレスに基づいて前記被処理ペ
ージ内データを前記被処理データとして読み出して前記
転送先で指定された前記記憶装置内エリアに前記被処理
データをプリフェッチする制御手段とを有することを特
徴とするプリフェッチ制御装置が得られる。
【0010】ここで、記憶手段は複数のレジスタであ
り、前記複数のレジスタの各々が記憶手段のエリアとし
て用いられる。
り、前記複数のレジスタの各々が記憶手段のエリアとし
て用いられる。
【0011】このプリフェッチ制御装置は、さらに、被
処理ページを指定するページアドレスレジスタと、前記
ページ処理周期期間中カウントを実行してカウント数を
表すカウント信号を送出するページカウンタとを有し、
前記カウント信号に応じて前記テーブルから前記ページ
内アドレス及び前記転送先が同期して読み出される。
処理ページを指定するページアドレスレジスタと、前記
ページ処理周期期間中カウントを実行してカウント数を
表すカウント信号を送出するページカウンタとを有し、
前記カウント信号に応じて前記テーブルから前記ページ
内アドレス及び前記転送先が同期して読み出される。
【0012】また、制御手段は、前記被処理ページと前
記ページ内アドレスに応じて前記主記憶装置をアクセス
して前記被処理ページ内データを前記被処理データとし
て読み出すアクセス手段と、前記転送先で指定される前
記プリフェッチレジスタに前記被処理データを転送する
転送手段とを有している。
記ページ内アドレスに応じて前記主記憶装置をアクセス
して前記被処理ページ内データを前記被処理データとし
て読み出すアクセス手段と、前記転送先で指定される前
記プリフェッチレジスタに前記被処理データを転送する
転送手段とを有している。
【0013】
【発明の実施の形態】以下図面を参照して本発明につい
て説明する。
て説明する。
【0014】図1を参照して、本発明が適用されるデー
タ処理装置は、例えば、主記憶装置21及びプロセッサ
22を備えており、主記憶装置21とプロセッサ22と
の間にプリフェッチ制御装置23が配置されている。プ
リフェッチ制御装置23は、ページアドレスレジスタ
(PAR)24、ページカウンタ(PCTR)25、第
1乃至第N(Nは2以上の整数)のプリフェッチレジス
タ(PFR)26、時間−ソース−デスティネーション
テーブル(Time−Source−Destinat
ion Table:TSDT)27、及び同期データ
転送制御器(Synchronous Data Tr
ansfer Controller:SDTC)28
を備えている。
タ処理装置は、例えば、主記憶装置21及びプロセッサ
22を備えており、主記憶装置21とプロセッサ22と
の間にプリフェッチ制御装置23が配置されている。プ
リフェッチ制御装置23は、ページアドレスレジスタ
(PAR)24、ページカウンタ(PCTR)25、第
1乃至第N(Nは2以上の整数)のプリフェッチレジス
タ(PFR)26、時間−ソース−デスティネーション
テーブル(Time−Source−Destinat
ion Table:TSDT)27、及び同期データ
転送制御器(Synchronous Data Tr
ansfer Controller:SDTC)28
を備えている。
【0015】主記憶装置21には被処理データが所定の
構造を有するページを一単位として配置されている(例
えば、ページ#1乃至ページ#nが格納されている)。
また、TSDT27には主記憶上ページ内オフセットア
ドレス(転送ソース)とPFR24との対応関係が定義
されている。つまり、TSDT27はソース(sour
ce)欄及びデスティネーション(destinati
on)欄を備えており、ソース欄には順次オフセットア
ドレス(転送ソース)が配列され、デスティネーション
欄にはオフセットアドレスに対応して到着先(出力ポー
ト番号)が配置されている。
構造を有するページを一単位として配置されている(例
えば、ページ#1乃至ページ#nが格納されている)。
また、TSDT27には主記憶上ページ内オフセットア
ドレス(転送ソース)とPFR24との対応関係が定義
されている。つまり、TSDT27はソース(sour
ce)欄及びデスティネーション(destinati
on)欄を備えており、ソース欄には順次オフセットア
ドレス(転送ソース)が配列され、デスティネーション
欄にはオフセットアドレスに対応して到着先(出力ポー
ト番号)が配置されている。
【0016】PAR24には主記憶装置21上の被処理
ページを指定するページ番号が格納される。このページ
番号は後述するようにしてプロセッサ22によって更新
される。PAR24に格納されたページ番号はアドレス
生成回路28aに与えられる。一方、PCTR25は外
部装置(図示せず)からのスタートリセット信号によっ
て所定の周期(例えば、各ページに割り当てられた処理
時間)でカウントスタート及びリセットを繰り返す。い
ま、PCTR25にスタート信号が与えられると、PC
TR25はカウントを開始し、カウント信号をTSDT
27に与える。カウント信号に応じて、TSDT27か
らオフセットアドレス及び出力ポート番号が読み出され
る。具体的には、PCTR25が順次第1乃至第Nのカ
ウント信号を出力するとすると、第1のカウント信号に
応じて、TSDT27から第1のオフセットアドレス及
びこの第1のオフセットアドレスに対応する第1の出力
ポート番号が読み出される。そして、第Nのカウント信
号を受けると、TSDT27から第Nのオフセットアド
レス及びこの第Nのオフセットアドレスに対応する第N
の出力ポート番号が読み出される。これら第1乃至第N
のオフセットアドレスは順次アドレス生成回路28aに
与えられ、第1乃至第Nの出力ポート番号は順次スイッ
チ制御回路28bに与えられる。
ページを指定するページ番号が格納される。このページ
番号は後述するようにしてプロセッサ22によって更新
される。PAR24に格納されたページ番号はアドレス
生成回路28aに与えられる。一方、PCTR25は外
部装置(図示せず)からのスタートリセット信号によっ
て所定の周期(例えば、各ページに割り当てられた処理
時間)でカウントスタート及びリセットを繰り返す。い
ま、PCTR25にスタート信号が与えられると、PC
TR25はカウントを開始し、カウント信号をTSDT
27に与える。カウント信号に応じて、TSDT27か
らオフセットアドレス及び出力ポート番号が読み出され
る。具体的には、PCTR25が順次第1乃至第Nのカ
ウント信号を出力するとすると、第1のカウント信号に
応じて、TSDT27から第1のオフセットアドレス及
びこの第1のオフセットアドレスに対応する第1の出力
ポート番号が読み出される。そして、第Nのカウント信
号を受けると、TSDT27から第Nのオフセットアド
レス及びこの第Nのオフセットアドレスに対応する第N
の出力ポート番号が読み出される。これら第1乃至第N
のオフセットアドレスは順次アドレス生成回路28aに
与えられ、第1乃至第Nの出力ポート番号は順次スイッ
チ制御回路28bに与えられる。
【0017】前述のように、アドレス生成回路28aに
はページ番号が与えられており、これによって、アドレ
ス生成回路28aは、アクセス、つまり、プリフェッチ
すべきページを知る。そして、アドレス生成回路28a
はページ番号及び第1乃至第Nのオフセットアドレスに
応じて主記憶アドレスを生成して、指定ページのデータ
を読み出す。いま、ページ番号が#0であるとすると、
ページ#0のデータが主記憶アドレス(つまり、第1乃
至第Nのオフセットアドレス)に応じて読み出され、第
1乃至第Nの#0データとして読み出され、スイッチ回
路28cに与えられる。
はページ番号が与えられており、これによって、アドレ
ス生成回路28aは、アクセス、つまり、プリフェッチ
すべきページを知る。そして、アドレス生成回路28a
はページ番号及び第1乃至第Nのオフセットアドレスに
応じて主記憶アドレスを生成して、指定ページのデータ
を読み出す。いま、ページ番号が#0であるとすると、
ページ#0のデータが主記憶アドレス(つまり、第1乃
至第Nのオフセットアドレス)に応じて読み出され、第
1乃至第Nの#0データとして読み出され、スイッチ回
路28cに与えられる。
【0018】前述のように、スイッチ制御回路28bに
は第1乃至第Nの出力ポート番号が与えられており、ス
イッチ制御回路28bは、第1乃至第Nの出力ポート番
号に応じてスイッチ回路28cを制御する。例えば、ス
イッチ制御回路28bでは第1の出力ポート番号を受け
ると、スイッチ回路28cを制御して第1の#0データ
を第1のPFR26に与える。同様にして、第Nの出力
ポート番号を受けると、スイッチ制御回路28bではス
イッチ回路28cを制御して第Nの#0データを第1の
PFR26に与える。この結果、第1乃至第NのPFR
26にはそれぞれ第1乃至第Nの#0データが格納され
ることになる。つまり、プリフェッチされることにな
る。
は第1乃至第Nの出力ポート番号が与えられており、ス
イッチ制御回路28bは、第1乃至第Nの出力ポート番
号に応じてスイッチ回路28cを制御する。例えば、ス
イッチ制御回路28bでは第1の出力ポート番号を受け
ると、スイッチ回路28cを制御して第1の#0データ
を第1のPFR26に与える。同様にして、第Nの出力
ポート番号を受けると、スイッチ制御回路28bではス
イッチ回路28cを制御して第Nの#0データを第1の
PFR26に与える。この結果、第1乃至第NのPFR
26にはそれぞれ第1乃至第Nの#0データが格納され
ることになる。つまり、プリフェッチされることにな
る。
【0019】プロセッサ22では、第1乃至第NのPF
R26にプリフェッチされたデータを用いて処理(デー
タ処理)を行い、このデータ処理が終了すると、プロセ
ッサ22上で動作しているプログラム(応用プログラ
ム)に応じて次に必要なデータが格納されているページ
番号をPAR24にセットする。つまり、PAR24に
格納されたページ番号を更新する。この際、PCTR2
5は外部装置によってリセットされ、再びカウントを開
始する。つまり、PCTR25は第Nカウントまでカウ
ントするとリセットされることになる。
R26にプリフェッチされたデータを用いて処理(デー
タ処理)を行い、このデータ処理が終了すると、プロセ
ッサ22上で動作しているプログラム(応用プログラ
ム)に応じて次に必要なデータが格納されているページ
番号をPAR24にセットする。つまり、PAR24に
格納されたページ番号を更新する。この際、PCTR2
5は外部装置によってリセットされ、再びカウントを開
始する。つまり、PCTR25は第Nカウントまでカウ
ントするとリセットされることになる。
【0020】上述のようにして、同期データ転送制御器
28によって主記憶装置21からプリフェッチレジスタ
26へのデータ転送を行い、一つのページの処理周期が
終了すると、応用プログラムに応じてPAR24が更新
されることになる。そして、変更された指定ページに対
して同様のプリフェッチが再度繰り返されることにな
る。
28によって主記憶装置21からプリフェッチレジスタ
26へのデータ転送を行い、一つのページの処理周期が
終了すると、応用プログラムに応じてPAR24が更新
されることになる。そして、変更された指定ページに対
して同様のプリフェッチが再度繰り返されることにな
る。
【0021】上述の説明から明らかなように、ページ処
理期間において処理されるべき主記憶装置21上のペー
ジをPAR2によって指定し、被処理ページ内のデータ
の内処理で参照される可能性があるデータとその転送先
をTSDT27で指定するようにしたから、予め応用プ
ログラムに応じてTSDT27を定義しておけば、転送
すべきデータを必要最小限度とすることができ、その結
果、効果的なプリフェッチを行うことができる。
理期間において処理されるべき主記憶装置21上のペー
ジをPAR2によって指定し、被処理ページ内のデータ
の内処理で参照される可能性があるデータとその転送先
をTSDT27で指定するようにしたから、予め応用プ
ログラムに応じてTSDT27を定義しておけば、転送
すべきデータを必要最小限度とすることができ、その結
果、効果的なプリフェッチを行うことができる。
【0022】従って、各ページにおけるデータ構造と各
ページに対する処理とが定形である応用プログラムの場
合、プリフェッチにおけるヒット率を高くすることがで
きるばかりでなく、プリフェッチしたデータを格納する
記憶空間(つまり、プリフェッチレジスタの数)が小さ
くて済み、プリフェッチ空間として高速なレジスタを用
いることができる。
ページに対する処理とが定形である応用プログラムの場
合、プリフェッチにおけるヒット率を高くすることがで
きるばかりでなく、プリフェッチしたデータを格納する
記憶空間(つまり、プリフェッチレジスタの数)が小さ
くて済み、プリフェッチ空間として高速なレジスタを用
いることができる。
【0023】加えて、上述の実施例では、プロセッサが
必要とするソースオペランドが所定の時刻に所定のレジ
スタに存在するので、プログラム本体において複雑なメ
モリアドレシングを記述することが不要となる。しか
も、TSDTとプログラム本体との独立性が高いから、
双方の変更が容易である。
必要とするソースオペランドが所定の時刻に所定のレジ
スタに存在するので、プログラム本体において複雑なメ
モリアドレシングを記述することが不要となる。しか
も、TSDTとプログラム本体との独立性が高いから、
双方の変更が容易である。
【0024】この結果、上述のプリフェッチ装置は、一
定の周期で定形の処理を高速に実行する処理、例えば、
通信処理、に最適である。
定の周期で定形の処理を高速に実行する処理、例えば、
通信処理、に最適である。
【0025】
【発明の効果】以上説明したように、本発明では被処理
ページと被処理ページ内のプリフェッチすべきデータを
明示的に指定してページ毎の処理周期に同期してデータ
を指定された記憶エリア(レジスタ)にフェッチするよ
うにしたので、プリフェッチのヒット率が高いという効
果がある。しかも、プロセッサが必要とするソースオペ
ランドが所定の時刻に所定のレジスタに存在するので、
プログラム本体におけるソースオペランド指定記述が簡
単になるという効果もある。
ページと被処理ページ内のプリフェッチすべきデータを
明示的に指定してページ毎の処理周期に同期してデータ
を指定された記憶エリア(レジスタ)にフェッチするよ
うにしたので、プリフェッチのヒット率が高いという効
果がある。しかも、プロセッサが必要とするソースオペ
ランドが所定の時刻に所定のレジスタに存在するので、
プログラム本体におけるソースオペランド指定記述が簡
単になるという効果もある。
【図1】本発明によるプリフェッチ制御装置の一実施例
を説明するためのブロック図である。
を説明するためのブロック図である。
【図2】従来のプリフェッチ制御を説明するための図で
ある。
ある。
21 主記憶装置 22 プロセッサ 23 プリフェッチ制御装置 24 ページアドレスレジスタ(PAR) 25 ページカウンタ(PCTR) 26 プリフェッチレジスタ(PFR) 27 時間−ソース−デスティネーションテーブル(T
SDT) 28 同期データ転送制御器(SDTC)
SDT) 28 同期データ転送制御器(SDTC)
Claims (5)
- 【請求項1】 被処理データがページ単位で格納された
主記憶装置と前記被処理データを処理するプロセッサと
の間に配置され、前記被処理データをプリフェッチする
ためのプリフェッチ制御装置であって、前記被処理デー
タをプリフェッチデータとして格納する記憶手段と、前
記ページ内のアドレスと該ページ内アドレスに対応した
転送先が定義されたテーブルと、被処理ページが指定さ
れた際ページ処理周期に応じて前記ページ内アドレスに
基づいて前記被処理ページ内データを前記被処理データ
として読み出して前記転送先で指定された前記記憶装置
内エリアに前記被処理データをプリフェッチする制御手
段とを有することを特徴とするプリフェッチ制御装置。 - 【請求項2】 請求項1に記載されたプリフェッチ制御
装置において、前記記憶手段は複数のレジスタであり、
前記複数のレジスタの各々が前記エリアであることを特
徴とするプリフェッチ制御装置。 - 【請求項3】 請求項2に記載されたプリフェッチ制御
装置において、前記被処理ページを指定するページアド
レスレジスタと、前記ページ処理周期期間中カウントを
実行してカウント数を表すカウント信号を送出するペー
ジカウンタとを有し、前記カウント信号に応じて前記テ
ーブルから前記ページ内アドレス及び前記転送先が同期
して読み出されるようにしたことを特徴とするプリフェ
ッチ制御装置。 - 【請求項4】 請求項3に記載されたプリフェッチ制御
装置において、前記制御手段は、前記被処理ページと前
記ページ内アドレスに応じて前記主記憶装置をアクセス
して前記被処理ページ内データを前記被処理データとし
て読み出すアクセス手段と、前記転送先で指定される前
記プリフェッチレジスタに前記被処理データを転送する
転送手段とを有することを特徴とするプリフェッチ制御
装置。 - 【請求項5】 請求項1に記載されたプリフェッチ制御
装置において、前記制御手段は、前記ページ内アドレス
及び前記転送先に同期して前記被処理データの転送制御
を行うようにしたことを特徴とするプリフェッチ制御装
置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7185250A JP2778623B2 (ja) | 1995-07-21 | 1995-07-21 | プリフェッチ制御装置 |
DE69620834T DE69620834T2 (de) | 1995-07-21 | 1996-07-18 | Abrufvorrichtung zum Holen von Daten aus einem Hauptspeicher |
EP96111613A EP0754997B1 (en) | 1995-07-21 | 1996-07-18 | Fetching apparatus for fetching data from a main memory |
US08/684,622 US5950232A (en) | 1995-07-21 | 1996-07-22 | Fetching apparatus for fetching data from a main memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7185250A JP2778623B2 (ja) | 1995-07-21 | 1995-07-21 | プリフェッチ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0934785A JPH0934785A (ja) | 1997-02-07 |
JP2778623B2 true JP2778623B2 (ja) | 1998-07-23 |
Family
ID=16167528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7185250A Expired - Fee Related JP2778623B2 (ja) | 1995-07-21 | 1995-07-21 | プリフェッチ制御装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5950232A (ja) |
EP (1) | EP0754997B1 (ja) |
JP (1) | JP2778623B2 (ja) |
DE (1) | DE69620834T2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6760818B2 (en) | 2002-05-01 | 2004-07-06 | Koninklijke Philips Electronics N.V. | Memory region based data pre-fetching |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3909798A (en) * | 1974-01-25 | 1975-09-30 | Raytheon Co | Virtual addressing method and apparatus |
US3976978A (en) * | 1975-03-26 | 1976-08-24 | Honeywell Information Systems, Inc. | Method of generating addresses to a paged memory |
US4403283A (en) * | 1980-07-28 | 1983-09-06 | Ncr Corporation | Extended memory system and method |
US4841435A (en) * | 1986-10-29 | 1989-06-20 | Saxpy Computer Corporation | Data alignment system for random and block transfers of embedded subarrays of an array onto a system bus |
-
1995
- 1995-07-21 JP JP7185250A patent/JP2778623B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-18 EP EP96111613A patent/EP0754997B1/en not_active Expired - Lifetime
- 1996-07-18 DE DE69620834T patent/DE69620834T2/de not_active Expired - Lifetime
- 1996-07-22 US US08/684,622 patent/US5950232A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
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