JP2778623B2 - プリフェッチ制御装置 - Google Patents
プリフェッチ制御装置Info
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- JP2778623B2 JP2778623B2 JP7185250A JP18525095A JP2778623B2 JP 2778623 B2 JP2778623 B2 JP 2778623B2 JP 7185250 A JP7185250 A JP 7185250A JP 18525095 A JP18525095 A JP 18525095A JP 2778623 B2 JP2778623 B2 JP 2778623B2
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- processed
- control device
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は主記憶装置からデー
タをプリフェッチするプリフェッチ制御装置に関し、特
に、定形データ処理を高速に行うためのプリフェッチ制
御方式に関する。
タをプリフェッチするプリフェッチ制御装置に関し、特
に、定形データ処理を高速に行うためのプリフェッチ制
御方式に関する。
【０００２】
【従来の技術】情報処理装置において、プロセッサと主
記憶装置との間に小容量で高速なメモリ（所謂キャッシ
ュメモリ）を配置して、プロセッサから主記憶装置に対
するアクセス時間を高速することが行われている。つま
り、情報処理装置上で実行されるメモリアクセス（主記
憶アクセス）では、一般に、アクセスされるアドレスに
局所性があり、この性質を利用してアクセス頻度の高い
データをキャッシュメモリに記憶しておくことが行われ
ている。
記憶装置との間に小容量で高速なメモリ（所謂キャッシ
ュメモリ）を配置して、プロセッサから主記憶装置に対
するアクセス時間を高速することが行われている。つま
り、情報処理装置上で実行されるメモリアクセス（主記
憶アクセス）では、一般に、アクセスされるアドレスに
局所性があり、この性質を利用してアクセス頻度の高い
データをキャッシュメモリに記憶しておくことが行われ
ている。
【０００３】図２を参照して、プロセッサ１１から主記
憶装置１２へアクセスする際、アクセスされたワード１
３を含む所定サイズの連続した記憶領域（一般にブロッ
クと呼ばれる）の内容を主記憶装置１２からキャッシュ
メモリ１４に取り込む。これによって、メモリアクセス
（主記憶アクセス）の大部分が高速なキャッシュメモリ
１４へのアクセスで済むことになる。つまり、低速な主
記憶装置へのアクセスを少なくすることができる。
憶装置１２へアクセスする際、アクセスされたワード１
３を含む所定サイズの連続した記憶領域（一般にブロッ
クと呼ばれる）の内容を主記憶装置１２からキャッシュ
メモリ１４に取り込む。これによって、メモリアクセス
（主記憶アクセス）の大部分が高速なキャッシュメモリ
１４へのアクセスで済むことになる。つまり、低速な主
記憶装置へのアクセスを少なくすることができる。
【０００４】
【発明が解決しようとする課題】上述のように、従来の
情報処理装置では、メモリアクセス時における所謂「局
所性」に依存して、キャッシュメモリへの格納データを
決定している関係上、応用プログラムによっては、期待
する程局所性がなく、その結果、プリフェッチのヒット
率が低下してしまうことがある。
情報処理装置では、メモリアクセス時における所謂「局
所性」に依存して、キャッシュメモリへの格納データを
決定している関係上、応用プログラムによっては、期待
する程局所性がなく、その結果、プリフェッチのヒット
率が低下してしまうことがある。
【０００５】さらに、上述のように、大まかな範囲をひ
とまとめにして、「近い将来再びアクセスされる可能性
が高いデータブロック」の内容をキャッシュメモリ空間
にフェッチする関係上、結果的に、使用されないデータ
もフェッチして格納する記憶空間をキャッシュメモリ上
に確保しなければならず、必ずしもキャッシュメモリの
使用が効率的でないという問題点がある。
とまとめにして、「近い将来再びアクセスされる可能性
が高いデータブロック」の内容をキャッシュメモリ空間
にフェッチする関係上、結果的に、使用されないデータ
もフェッチして格納する記憶空間をキャッシュメモリ上
に確保しなければならず、必ずしもキャッシュメモリの
使用が効率的でないという問題点がある。
【０００６】特に、被処理データが一定の構造を有する
ページを単位として主記憶上に配置され、各ページデー
タに対する処理が定型的であり、所定の時間を周期とし
て処理対象ページが切り替えられる場合においては、キ
ャッシュメモリの使用が効率的でないという問題点がさ
らに顕著となる。
ページを単位として主記憶上に配置され、各ページデー
タに対する処理が定型的であり、所定の時間を周期とし
て処理対象ページが切り替えられる場合においては、キ
ャッシュメモリの使用が効率的でないという問題点がさ
らに顕著となる。
【０００７】本発明の目的は、ヒット率の低下すること
のないプリフェッチ制御装置を提供することにある。
のないプリフェッチ制御装置を提供することにある。
【０００８】本発明の他の目的はメモリが小容量で済む
プリフェッチ制御装置を提供することにある。
プリフェッチ制御装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、被処理
データがページ単位で格納された主記憶装置と前記被処
理データを処理するプロセッサとの間に配置され、前記
被処理データをプリフェッチするためのプリフェッチ制
御装置であって、前記被処理データをプリフェッチデー
タとして格納する記憶手段と、前記ページ内のアドレス
と該ページ内アドレスに対応した転送先が定義されたテ
ーブルと、被処理ページが指定された際ページ処理周期
に応じて前記ページ内アドレスに基づいて前記被処理ペ
ージ内データを前記被処理データとして読み出して前記
転送先で指定された前記記憶装置内エリアに前記被処理
データをプリフェッチする制御手段とを有することを特
徴とするプリフェッチ制御装置が得られる。
データがページ単位で格納された主記憶装置と前記被処
理データを処理するプロセッサとの間に配置され、前記
被処理データをプリフェッチするためのプリフェッチ制
御装置であって、前記被処理データをプリフェッチデー
タとして格納する記憶手段と、前記ページ内のアドレス
と該ページ内アドレスに対応した転送先が定義されたテ
ーブルと、被処理ページが指定された際ページ処理周期
に応じて前記ページ内アドレスに基づいて前記被処理ペ
ージ内データを前記被処理データとして読み出して前記
転送先で指定された前記記憶装置内エリアに前記被処理
データをプリフェッチする制御手段とを有することを特
徴とするプリフェッチ制御装置が得られる。
【００１０】ここで、記憶手段は複数のレジスタであ
り、前記複数のレジスタの各々が記憶手段のエリアとし
て用いられる。
り、前記複数のレジスタの各々が記憶手段のエリアとし
て用いられる。
【００１１】このプリフェッチ制御装置は、さらに、被
処理ページを指定するページアドレスレジスタと、前記
ページ処理周期期間中カウントを実行してカウント数を
表すカウント信号を送出するページカウンタとを有し、
前記カウント信号に応じて前記テーブルから前記ページ
内アドレス及び前記転送先が同期して読み出される。
処理ページを指定するページアドレスレジスタと、前記
ページ処理周期期間中カウントを実行してカウント数を
表すカウント信号を送出するページカウンタとを有し、
前記カウント信号に応じて前記テーブルから前記ページ
内アドレス及び前記転送先が同期して読み出される。
【００１２】また、制御手段は、前記被処理ページと前
記ページ内アドレスに応じて前記主記憶装置をアクセス
して前記被処理ページ内データを前記被処理データとし
て読み出すアクセス手段と、前記転送先で指定される前
記プリフェッチレジスタに前記被処理データを転送する
転送手段とを有している。
記ページ内アドレスに応じて前記主記憶装置をアクセス
して前記被処理ページ内データを前記被処理データとし
て読み出すアクセス手段と、前記転送先で指定される前
記プリフェッチレジスタに前記被処理データを転送する
転送手段とを有している。
【００１３】
【発明の実施の形態】以下図面を参照して本発明につい
て説明する。
て説明する。
【００１４】図１を参照して、本発明が適用されるデー
タ処理装置は、例えば、主記憶装置２１及びプロセッサ
２２を備えており、主記憶装置２１とプロセッサ２２と
の間にプリフェッチ制御装置２３が配置されている。プ
リフェッチ制御装置２３は、ページアドレスレジスタ
（ＰＡＲ）２４、ページカウンタ（ＰＣＴＲ）２５、第
１乃至第Ｎ（Ｎは２以上の整数）のプリフェッチレジス
タ（ＰＦＲ）２６、時間−ソース−デスティネーション
テーブル（Ｔｉｍｅ−Ｓｏｕｒｃｅ−Ｄｅｓｔｉｎａｔ
ｉｏｎ Ｔａｂｌｅ：ＴＳＤＴ）２７、及び同期データ
転送制御器（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄａｔａ Ｔｒ
ａｎｓｆｅｒ Ｃｏｎｔｒｏｌｌｅｒ：ＳＤＴＣ）２８
を備えている。
タ処理装置は、例えば、主記憶装置２１及びプロセッサ
２２を備えており、主記憶装置２１とプロセッサ２２と
の間にプリフェッチ制御装置２３が配置されている。プ
リフェッチ制御装置２３は、ページアドレスレジスタ
（ＰＡＲ）２４、ページカウンタ（ＰＣＴＲ）２５、第
１乃至第Ｎ（Ｎは２以上の整数）のプリフェッチレジス
タ（ＰＦＲ）２６、時間−ソース−デスティネーション
テーブル（Ｔｉｍｅ−Ｓｏｕｒｃｅ−Ｄｅｓｔｉｎａｔ
ｉｏｎ Ｔａｂｌｅ：ＴＳＤＴ）２７、及び同期データ
転送制御器（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄａｔａ Ｔｒ
ａｎｓｆｅｒ Ｃｏｎｔｒｏｌｌｅｒ：ＳＤＴＣ）２８
を備えている。
【００１５】主記憶装置２１には被処理データが所定の
構造を有するページを一単位として配置されている（例
えば、ページ＃１乃至ページ＃ｎが格納されている）。
また、ＴＳＤＴ２７には主記憶上ページ内オフセットア
ドレス（転送ソース）とＰＦＲ２４との対応関係が定義
されている。つまり、ＴＳＤＴ２７はソース（ｓｏｕｒ
ｃｅ）欄及びデスティネーション（ｄｅｓｔｉｎａｔｉ
ｏｎ）欄を備えており、ソース欄には順次オフセットア
ドレス（転送ソース）が配列され、デスティネーション
欄にはオフセットアドレスに対応して到着先（出力ポー
ト番号）が配置されている。
構造を有するページを一単位として配置されている（例
えば、ページ＃１乃至ページ＃ｎが格納されている）。
また、ＴＳＤＴ２７には主記憶上ページ内オフセットア
ドレス（転送ソース）とＰＦＲ２４との対応関係が定義
されている。つまり、ＴＳＤＴ２７はソース（ｓｏｕｒ
ｃｅ）欄及びデスティネーション（ｄｅｓｔｉｎａｔｉ
ｏｎ）欄を備えており、ソース欄には順次オフセットア
ドレス（転送ソース）が配列され、デスティネーション
欄にはオフセットアドレスに対応して到着先（出力ポー
ト番号）が配置されている。
【００１６】ＰＡＲ２４には主記憶装置２１上の被処理
ページを指定するページ番号が格納される。このページ
番号は後述するようにしてプロセッサ２２によって更新
される。ＰＡＲ２４に格納されたページ番号はアドレス
生成回路２８ａに与えられる。一方、ＰＣＴＲ２５は外
部装置（図示せず）からのスタートリセット信号によっ
て所定の周期（例えば、各ページに割り当てられた処理
時間）でカウントスタート及びリセットを繰り返す。い
ま、ＰＣＴＲ２５にスタート信号が与えられると、ＰＣ
ＴＲ２５はカウントを開始し、カウント信号をＴＳＤＴ
２７に与える。カウント信号に応じて、ＴＳＤＴ２７か
らオフセットアドレス及び出力ポート番号が読み出され
る。具体的には、ＰＣＴＲ２５が順次第１乃至第Ｎのカ
ウント信号を出力するとすると、第１のカウント信号に
応じて、ＴＳＤＴ２７から第１のオフセットアドレス及
びこの第１のオフセットアドレスに対応する第１の出力
ポート番号が読み出される。そして、第Ｎのカウント信
号を受けると、ＴＳＤＴ２７から第Ｎのオフセットアド
レス及びこの第Ｎのオフセットアドレスに対応する第Ｎ
の出力ポート番号が読み出される。これら第１乃至第Ｎ
のオフセットアドレスは順次アドレス生成回路２８ａに
与えられ、第１乃至第Ｎの出力ポート番号は順次スイッ
チ制御回路２８ｂに与えられる。
ページを指定するページ番号が格納される。このページ
番号は後述するようにしてプロセッサ２２によって更新
される。ＰＡＲ２４に格納されたページ番号はアドレス
生成回路２８ａに与えられる。一方、ＰＣＴＲ２５は外
部装置（図示せず）からのスタートリセット信号によっ
て所定の周期（例えば、各ページに割り当てられた処理
時間）でカウントスタート及びリセットを繰り返す。い
ま、ＰＣＴＲ２５にスタート信号が与えられると、ＰＣ
ＴＲ２５はカウントを開始し、カウント信号をＴＳＤＴ
２７に与える。カウント信号に応じて、ＴＳＤＴ２７か
らオフセットアドレス及び出力ポート番号が読み出され
る。具体的には、ＰＣＴＲ２５が順次第１乃至第Ｎのカ
ウント信号を出力するとすると、第１のカウント信号に
応じて、ＴＳＤＴ２７から第１のオフセットアドレス及
びこの第１のオフセットアドレスに対応する第１の出力
ポート番号が読み出される。そして、第Ｎのカウント信
号を受けると、ＴＳＤＴ２７から第Ｎのオフセットアド
レス及びこの第Ｎのオフセットアドレスに対応する第Ｎ
の出力ポート番号が読み出される。これら第１乃至第Ｎ
のオフセットアドレスは順次アドレス生成回路２８ａに
与えられ、第１乃至第Ｎの出力ポート番号は順次スイッ
チ制御回路２８ｂに与えられる。
【００１７】前述のように、アドレス生成回路２８ａに
はページ番号が与えられており、これによって、アドレ
ス生成回路２８ａは、アクセス、つまり、プリフェッチ
すべきページを知る。そして、アドレス生成回路２８ａ
はページ番号及び第１乃至第Ｎのオフセットアドレスに
応じて主記憶アドレスを生成して、指定ページのデータ
を読み出す。いま、ページ番号が＃０であるとすると、
ページ＃０のデータが主記憶アドレス（つまり、第１乃
至第Ｎのオフセットアドレス）に応じて読み出され、第
１乃至第Ｎの＃０データとして読み出され、スイッチ回
路２８ｃに与えられる。
はページ番号が与えられており、これによって、アドレ
ス生成回路２８ａは、アクセス、つまり、プリフェッチ
すべきページを知る。そして、アドレス生成回路２８ａ
はページ番号及び第１乃至第Ｎのオフセットアドレスに
応じて主記憶アドレスを生成して、指定ページのデータ
を読み出す。いま、ページ番号が＃０であるとすると、
ページ＃０のデータが主記憶アドレス（つまり、第１乃
至第Ｎのオフセットアドレス）に応じて読み出され、第
１乃至第Ｎの＃０データとして読み出され、スイッチ回
路２８ｃに与えられる。
【００１８】前述のように、スイッチ制御回路２８ｂに
は第１乃至第Ｎの出力ポート番号が与えられており、ス
イッチ制御回路２８ｂは、第１乃至第Ｎの出力ポート番
号に応じてスイッチ回路２８ｃを制御する。例えば、ス
イッチ制御回路２８ｂでは第１の出力ポート番号を受け
ると、スイッチ回路２８ｃを制御して第１の＃０データ
を第１のＰＦＲ２６に与える。同様にして、第Ｎの出力
ポート番号を受けると、スイッチ制御回路２８ｂではス
イッチ回路２８ｃを制御して第Ｎの＃０データを第１の
ＰＦＲ２６に与える。この結果、第１乃至第ＮのＰＦＲ
２６にはそれぞれ第１乃至第Ｎの＃０データが格納され
ることになる。つまり、プリフェッチされることにな
る。
は第１乃至第Ｎの出力ポート番号が与えられており、ス
イッチ制御回路２８ｂは、第１乃至第Ｎの出力ポート番
号に応じてスイッチ回路２８ｃを制御する。例えば、ス
イッチ制御回路２８ｂでは第１の出力ポート番号を受け
ると、スイッチ回路２８ｃを制御して第１の＃０データ
を第１のＰＦＲ２６に与える。同様にして、第Ｎの出力
ポート番号を受けると、スイッチ制御回路２８ｂではス
イッチ回路２８ｃを制御して第Ｎの＃０データを第１の
ＰＦＲ２６に与える。この結果、第１乃至第ＮのＰＦＲ
２６にはそれぞれ第１乃至第Ｎの＃０データが格納され
ることになる。つまり、プリフェッチされることにな
る。
【００１９】プロセッサ２２では、第１乃至第ＮのＰＦ
Ｒ２６にプリフェッチされたデータを用いて処理（デー
タ処理）を行い、このデータ処理が終了すると、プロセ
ッサ２２上で動作しているプログラム（応用プログラ
ム）に応じて次に必要なデータが格納されているページ
番号をＰＡＲ２４にセットする。つまり、ＰＡＲ２４に
格納されたページ番号を更新する。この際、ＰＣＴＲ２
５は外部装置によってリセットされ、再びカウントを開
始する。つまり、ＰＣＴＲ２５は第Ｎカウントまでカウ
ントするとリセットされることになる。
Ｒ２６にプリフェッチされたデータを用いて処理（デー
タ処理）を行い、このデータ処理が終了すると、プロセ
ッサ２２上で動作しているプログラム（応用プログラ
ム）に応じて次に必要なデータが格納されているページ
番号をＰＡＲ２４にセットする。つまり、ＰＡＲ２４に
格納されたページ番号を更新する。この際、ＰＣＴＲ２
５は外部装置によってリセットされ、再びカウントを開
始する。つまり、ＰＣＴＲ２５は第Ｎカウントまでカウ
ントするとリセットされることになる。
【００２０】上述のようにして、同期データ転送制御器
２８によって主記憶装置２１からプリフェッチレジスタ
２６へのデータ転送を行い、一つのページの処理周期が
終了すると、応用プログラムに応じてＰＡＲ２４が更新
されることになる。そして、変更された指定ページに対
して同様のプリフェッチが再度繰り返されることにな
る。
２８によって主記憶装置２１からプリフェッチレジスタ
２６へのデータ転送を行い、一つのページの処理周期が
終了すると、応用プログラムに応じてＰＡＲ２４が更新
されることになる。そして、変更された指定ページに対
して同様のプリフェッチが再度繰り返されることにな
る。
【００２１】上述の説明から明らかなように、ページ処
理期間において処理されるべき主記憶装置２１上のペー
ジをＰＡＲ２によって指定し、被処理ページ内のデータ
の内処理で参照される可能性があるデータとその転送先
をＴＳＤＴ２７で指定するようにしたから、予め応用プ
ログラムに応じてＴＳＤＴ２７を定義しておけば、転送
すべきデータを必要最小限度とすることができ、その結
果、効果的なプリフェッチを行うことができる。
理期間において処理されるべき主記憶装置２１上のペー
ジをＰＡＲ２によって指定し、被処理ページ内のデータ
の内処理で参照される可能性があるデータとその転送先
をＴＳＤＴ２７で指定するようにしたから、予め応用プ
ログラムに応じてＴＳＤＴ２７を定義しておけば、転送
すべきデータを必要最小限度とすることができ、その結
果、効果的なプリフェッチを行うことができる。
【００２２】従って、各ページにおけるデータ構造と各
ページに対する処理とが定形である応用プログラムの場
合、プリフェッチにおけるヒット率を高くすることがで
きるばかりでなく、プリフェッチしたデータを格納する
記憶空間（つまり、プリフェッチレジスタの数）が小さ
くて済み、プリフェッチ空間として高速なレジスタを用
いることができる。
ページに対する処理とが定形である応用プログラムの場
合、プリフェッチにおけるヒット率を高くすることがで
きるばかりでなく、プリフェッチしたデータを格納する
記憶空間（つまり、プリフェッチレジスタの数）が小さ
くて済み、プリフェッチ空間として高速なレジスタを用
いることができる。
【００２３】加えて、上述の実施例では、プロセッサが
必要とするソースオペランドが所定の時刻に所定のレジ
スタに存在するので、プログラム本体において複雑なメ
モリアドレシングを記述することが不要となる。しか
も、ＴＳＤＴとプログラム本体との独立性が高いから、
双方の変更が容易である。
必要とするソースオペランドが所定の時刻に所定のレジ
スタに存在するので、プログラム本体において複雑なメ
モリアドレシングを記述することが不要となる。しか
も、ＴＳＤＴとプログラム本体との独立性が高いから、
双方の変更が容易である。
【００２４】この結果、上述のプリフェッチ装置は、一
定の周期で定形の処理を高速に実行する処理、例えば、
通信処理、に最適である。
定の周期で定形の処理を高速に実行する処理、例えば、
通信処理、に最適である。
【００２５】
【発明の効果】以上説明したように、本発明では被処理
ページと被処理ページ内のプリフェッチすべきデータを
明示的に指定してページ毎の処理周期に同期してデータ
を指定された記憶エリア（レジスタ）にフェッチするよ
うにしたので、プリフェッチのヒット率が高いという効
果がある。しかも、プロセッサが必要とするソースオペ
ランドが所定の時刻に所定のレジスタに存在するので、
プログラム本体におけるソースオペランド指定記述が簡
単になるという効果もある。
ページと被処理ページ内のプリフェッチすべきデータを
明示的に指定してページ毎の処理周期に同期してデータ
を指定された記憶エリア（レジスタ）にフェッチするよ
うにしたので、プリフェッチのヒット率が高いという効
果がある。しかも、プロセッサが必要とするソースオペ
ランドが所定の時刻に所定のレジスタに存在するので、
プログラム本体におけるソースオペランド指定記述が簡
単になるという効果もある。
【図１】本発明によるプリフェッチ制御装置の一実施例
を説明するためのブロック図である。
を説明するためのブロック図である。
【図２】従来のプリフェッチ制御を説明するための図で
ある。
ある。
２１ 主記憶装置 ２２ プロセッサ ２３ プリフェッチ制御装置 ２４ ページアドレスレジスタ（ＰＡＲ） ２５ ページカウンタ（ＰＣＴＲ） ２６ プリフェッチレジスタ（ＰＦＲ） ２７ 時間−ソース−デスティネーションテーブル（Ｔ
ＳＤＴ） ２８ 同期データ転送制御器（ＳＤＴＣ）
ＳＤＴ） ２８ 同期データ転送制御器（ＳＤＴＣ）
Claims (5)
- 【請求項１】 被処理データがページ単位で格納された
主記憶装置と前記被処理データを処理するプロセッサと
の間に配置され、前記被処理データをプリフェッチする
ためのプリフェッチ制御装置であって、前記被処理デー
タをプリフェッチデータとして格納する記憶手段と、前
記ページ内のアドレスと該ページ内アドレスに対応した
転送先が定義されたテーブルと、被処理ページが指定さ
れた際ページ処理周期に応じて前記ページ内アドレスに
基づいて前記被処理ページ内データを前記被処理データ
として読み出して前記転送先で指定された前記記憶装置
内エリアに前記被処理データをプリフェッチする制御手
段とを有することを特徴とするプリフェッチ制御装置。 - 【請求項２】 請求項１に記載されたプリフェッチ制御
装置において、前記記憶手段は複数のレジスタであり、
前記複数のレジスタの各々が前記エリアであることを特
徴とするプリフェッチ制御装置。 - 【請求項３】 請求項２に記載されたプリフェッチ制御
装置において、前記被処理ページを指定するページアド
レスレジスタと、前記ページ処理周期期間中カウントを
実行してカウント数を表すカウント信号を送出するペー
ジカウンタとを有し、前記カウント信号に応じて前記テ
ーブルから前記ページ内アドレス及び前記転送先が同期
して読み出されるようにしたことを特徴とするプリフェ
ッチ制御装置。 - 【請求項４】 請求項３に記載されたプリフェッチ制御
装置において、前記制御手段は、前記被処理ページと前
記ページ内アドレスに応じて前記主記憶装置をアクセス
して前記被処理ページ内データを前記被処理データとし
て読み出すアクセス手段と、前記転送先で指定される前
記プリフェッチレジスタに前記被処理データを転送する
転送手段とを有することを特徴とするプリフェッチ制御
装置。 - 【請求項５】 請求項１に記載されたプリフェッチ制御
装置において、前記制御手段は、前記ページ内アドレス
及び前記転送先に同期して前記被処理データの転送制御
を行うようにしたことを特徴とするプリフェッチ制御装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185250A JP2778623B2 (ja) | 1995-07-21 | 1995-07-21 | プリフェッチ制御装置 |
| DE69620834T DE69620834T2 (de) | 1995-07-21 | 1996-07-18 | Abrufvorrichtung zum Holen von Daten aus einem Hauptspeicher |
| EP96111613A EP0754997B1 (en) | 1995-07-21 | 1996-07-18 | Fetching apparatus for fetching data from a main memory |
| US08/684,622 US5950232A (en) | 1995-07-21 | 1996-07-22 | Fetching apparatus for fetching data from a main memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185250A JP2778623B2 (ja) | 1995-07-21 | 1995-07-21 | プリフェッチ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934785A JPH0934785A (ja) | 1997-02-07 |
| JP2778623B2 true JP2778623B2 (ja) | 1998-07-23 |
Family
ID=16167528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185250A Expired - Fee Related JP2778623B2 (ja) | 1995-07-21 | 1995-07-21 | プリフェッチ制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5950232A (ja) |
| EP (1) | EP0754997B1 (ja) |
| JP (1) | JP2778623B2 (ja) |
| DE (1) | DE69620834T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760818B2 (en) | 2002-05-01 | 2004-07-06 | Koninklijke Philips Electronics N.V. | Memory region based data pre-fetching |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909798A (en) * | 1974-01-25 | 1975-09-30 | Raytheon Co | Virtual addressing method and apparatus |
| US3976978A (en) * | 1975-03-26 | 1976-08-24 | Honeywell Information Systems, Inc. | Method of generating addresses to a paged memory |
| US4403283A (en) * | 1980-07-28 | 1983-09-06 | Ncr Corporation | Extended memory system and method |
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