JPS63208144A - Cache memory controller - Google Patents
Cache memory controllerInfo
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- JPS63208144A JPS63208144A JP62041683A JP4168387A JPS63208144A JP S63208144 A JPS63208144 A JP S63208144A JP 62041683 A JP62041683 A JP 62041683A JP 4168387 A JP4168387 A JP 4168387A JP S63208144 A JPS63208144 A JP S63208144A
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- registers
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、計算機装置に設置されるキャッシュ・メモリ
にアクセスを行なうキャッシュ・メモリ制御装置に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION <Field of Industrial Application> The present invention relates to a cache memory control device that accesses a cache memory installed in a computer device.
〈従来の技術〉
キャッシュ・メモリにアクセスを行なうキャッシュ・メ
モリ制御装置の一般的な構成を第２図に示す。<Prior Art> FIG. 2 shows a general configuration of a cache memory control device that accesses a cache memory.
キャッシュ・メモリ制御装置は、中央処理装置ＣＰＬ１
１から出力された論理アドレスＬＡをアドレス変換器Ｍ
ＭＵ２にて物理アドレスＰＡに変換してアクセスを行な
うが、このアドレス変換を行なうため、理延時間が生じ
てアクセス時間がかかる、また、−ＭＭＵ２がページ管
理方式を取りキャッシュ・メモリが直接マツピング方式
で主１１ツシユ・メモリの容量が管理ページ・サイズよ
り大きい場合がある等を考慮して、この図に示づように
構成されていた。The cache memory control device is a central processing unit CPL1.
The logical address LA output from 1 is sent to the address converter M.
The MU2 converts it to the physical address PA and accesses it, but this address conversion causes delay time and takes time to access.Moreover, -MMU2 uses the page management method and the cache memory uses the direct mapping method. In consideration of the fact that the capacity of the main 11th storage memory may be larger than the management page size, the system was configured as shown in this figure.
尚、ＭＭＬＪ２から出力される物理アドレスＰＡを、キ
ャッシュ・メモリ側からみた構成を第３図（ａ）に、Ｍ
ＭＵ２側からみた構成を第３図（ｂ）に示す。The configuration of the physical address PA output from MMLJ2 as seen from the cache memory side is shown in Figure 3(a).
The configuration seen from the MU2 side is shown in FIG. 3(b).
即ち、ＭＭＵ２より出力される物理アドレスＰＡの内、
インデックス部ＩＮＤＥＸとページ部ｐａｇｅの重なる
部分（管理ページ部ＰＡ’ とする）をｃｐｕｉがアク
セスを行なう毎にレジスタ３に保持し、次のアクセスの
際にはＣＰＵ １からの論理アドレスＬＡのページ・オ
フセット部○「Ｓとこの管理ページ部ＰＡ’ とによっ
てキャッシュ（タグ・メモリ部ＴＡＧ４）にアクセスを
開始する。That is, among the physical addresses PA output from the MMU2,
The overlapping part of the index section INDEX and the page section page (referred to as the management page section PA') is held in the register 3 each time the CPU accesses it, and at the next access, the page of the logical address LA from the CPU 1 is stored. Access to the cache (tag memory unit TAG4) is started by the offset unit ○S and this management page unit PA'.
この時、レジスタ３に保持された管理ページ部Ｐ△′と
今回与えられたものとを第１の比較器５で比較し、ペー
ジ・ヒツト／ミスを判別する。At this time, the first comparator 5 compares the management page portion PΔ' held in the register 3 with the one given this time to determine page hits/misses.
ヒツトの場合は、このままアクセスを行ない、ＴＡＧ４
におけるヒツト／ミスを第２の比較器６で行なう。If it is a human, continue accessing as is and TAG4
A second comparator 6 performs the hit/miss at .
ページ・ミスの場合は、マルチブレク＋ＪＭＰ Ｘ７に
よりＭＭＵ２で生成された管理ページ部ＰＡ’ を選択
して改めてアクセスを行なう。In the case of a page error, the management page section PA' generated by MMU2 is selected using Multi-Break+JMP X7 and accessed again.
このようにヒツト／ミスを判別して、管理ページ部Ｐ△
′が前回のアクセスの管理ページ部ＰＡ′と一致する場
合は、ＭＭＵ２でのアドレス変換の遅延時間に影響され
ず、直ちにアクセスを行なうごとができる。In this way, by determining hits/mistakes, the management page section P△
If ' matches the management page area PA' of the previous access, the access can be made immediately without being affected by the delay time of address conversion in the MMU 2.
しかしながら、この方式にあってはＭＭＵ２が管理して
いるページにないアクセスが行なわれると、管理ページ
部ＰＡ’ は不一致になるため、テキスト・セグメント
、データ・セグメント、スタック・セグメント等が飛び
飛びに主記憶部に存在するプログラムにあっては、メモ
リ・アクセス速度が遅くなるという問題があった。However, in this method, if an access is made that is not on a page managed by MMU2, the management page area PA' will not match, so text segments, data segments, stack segments, etc. will mainly be accessed intermittently. For programs existing in the storage section, there is a problem that the memory access speed becomes slow.
〈発明が解決しようとする問題点〉
本発明が解決しようとする課題は、キャッシュ・メモリ
制御装置のアドレス変換器の管１！ｌｕ Ｌ、でいるペ
ージを越えたアクセスが須発するプログラムを実行して
もキャッシュ・アクセス速度が落ちないようにすること
であり、常に高速にメモリ・アクセスが行なわれるキャ
ッシュ・メモリ制（２Ｉｌ装置を実現することを目的と
する。<Problems to be Solved by the Invention> The problems to be solved by the present invention are the address converter tube 1 of the cache memory control device! The purpose is to prevent the cache access speed from decreasing even when a program that requires access beyond the page in lu L is executed. The purpose is to realize this.
〈問題を解決するための手段〉
上記した問題を解決した本発明は、前回アクセスを行な
った物理アドレスの管理ページ部を保持し次にアクセス
を行なう場合、論理アドレスを物理アドレスに変換して
いる間に前記管理ページ部と論理アドレスのページ・オ
フセット部を用いてアクセスを開始するキャッシュ・メ
モリ制御装置において、中央処理装置の動作モード数の
複数の管理ページ部レジスタを設け、前記中央処理装置
の動作モードに応じて前記複数の管理ページ部レジスタ
の出力を物理アドレスとしてキャッシュ・メモリをアク
セスすることを特徴とするキャッシュ・メモリ制御装置
である。<Means for solving the problem> The present invention, which solves the above problems, retains the management page part of the physical address that was accessed last time, and converts the logical address to a physical address when accessing the next time. In a cache memory control device in which access is started using the management page section and a page offset section of a logical address in between, a plurality of management page section registers as many as the number of operating modes of the central processing unit are provided, and The cache memory control device is characterized in that the cache memory is accessed using the outputs of the plurality of management page registers as physical addresses depending on the operation mode.
く作用〉
本発明のキ１７ツシユ・メモリ制御１１装置は、ＣＰＵ
の動作モード数のレジスタを設け、アドレス変換された
物理アドレスのうち、管理ページ部をこれらのレジスタ
に格納しＣＰＵの動作モードに応じて各レジスタの出力
を物理アドレスの一部としてキャッシュ・アクセスを行
なう。Function> The key/memory control 11 device of the present invention has a CPU
The management page part of the translated physical address is stored in these registers, and the output of each register is used as part of the physical address to perform cache access according to the CPU operating mode. Let's do it.
〈実施例〉
第１図は本発明を実施したキャッシュ・メモリ制御装置
の構成ブロック図である。<Embodiment> FIG. 1 is a configuration block diagram of a cache memory control device embodying the present invention.
この図において、第２図に示した従来のキャッシュ・メ
モリ制御装置と同一の符号は同一のものであり、その説
明は省略する。In this figure, the same reference numerals as those in the conventional cache memory control device shown in FIG. 2 are the same, and the explanation thereof will be omitted.
本発明のキャッシュ・メモリ制御装置の構成の特徴は、
管理ページ部ＰＡ’をラップするレジスタをＣＰＵ１の
動作モード分即ら２個、第１のレジスタ３１、第２のレ
ジスタ３２を設け、これらのレジスタ３１．３２を制御
するゲート回路Ｑ＋。The features of the configuration of the cache memory control device of the present invention are as follows:
A gate circuit Q+ is provided with two registers for each operating mode of the CPU 1, a first register 31 and a second register 32, for wrapping the management page area PA', and controls these registers 31 and 32.
９２を設けるとともに、第１．第２のレジスタ３１．３
２を切り換える第１のマルチブ・レクサＭＰ×７１、第
１のＭＰＸ７１とＭＭＵ２からの物理アドレスＰＡを切
り換える第２のマルチプレクサＭＰＸ７２を設置したこ
とである。92, and the first. Second register 31.3
A first multiplexer MPX71 that switches the physical address PA from the first MPX71 and the second multiplexer MPX72 that switches the physical address PA from the MMU2 is installed.
ここで、ＣＰＵ１の動作モードとして、例えばスーパー
バイザ／ユーザ・モード、コード／データ・モードが挙
げられる。Here, the operating modes of the CPU 1 include, for example, a supervisor/user mode and a code/data mode.
さて、ＣＰＵ１がアクセス動作を開始するど、ＣＰＬｌ
ｌの動作モード信号Ｍがゲート回路Ｑ＋＋ｇ２に与えら
れ、該当するレジスタに管理ページ部ＰＡ’が格納され
る。尚、ｃ ＋、を第１．第２のレジスタ３１．３２の
書き込み信号である。Now, when CPU1 starts the access operation, CPL1
The operation mode signal M of 1 is applied to the gate circuit Q++g2, and the management page portion PA' is stored in the corresponding register. Note that c + is the first . This is the write signal for the second register 31,32.
第１７７）ＭＰＸ７１Ｇ、ｔ、ＣＰＵ１からの動作モー
ド信号Ｍにより第１．第２のレジスタｉ１．３２のどら
らかを選択する。例えば、ｃｐｕｉの動作モードがスー
パーバイザ・モードであればゲート回路ｑ１により第１
のレジスタ３１が選択され、ＣＰＵ１がユーザー・モー
ドであればゲート回路ｑ２により第２のレジスタ３２が
選択される。177) MPX71G, t, the operation mode signal M from the CPU1 causes the 1st. Select one of the second registers i1.32. For example, if the operating mode of the cpui is supervisor mode, the first
If the CPU 1 is in the user mode, the second register 32 is selected by the gate circuit q2.
第２のＭＰＸ７２は、第２図のＭＰＸ７に対応して同じ
機能を有し、第１のＭＰＸ７１の出力Ｐ△′とＭＭＩＪ
２で生成された管理ページ部（ＰＡ）とを切り換える。The second MPX72 corresponds to the MPX7 in FIG. 2 and has the same function, and the output P△′ of the first MPX71 and
The management page section (PA) generated in step 2 is switched.
第１の比較器５、第２の比較器６は従来の装置と同様の
働きをし、ページ・ヒツト／ミス情報、ＴＡＧ４のヒツ
ト／ミス情報を出力づる。The first comparator 5 and the second comparator 6 function similarly to conventional devices and output page hit/miss information and TAG 4 hit/miss information.
そして、ＣＰＵ１のアクセス動作が終了する時点で現在
出力されている物理アドレスＰＡの管理ページ部ＰＡ’
をその動作モードに対応するレジスタに格納する。Then, at the time when the access operation of the CPU 1 ends, the management page part PA' of the physical address PA that is currently being output is
is stored in the register corresponding to the operating mode.
このように、レジスタを複数個用意してＣＰＵ１の動作
モードに応じて管理ページ部ＰＡ’ を格納するレジス
タを選択するため、前述したテキスト・セグメント、デ
ータ・セグメント、スタック・セグメント等が飛び飛び
に主記憶部に存在する場合であっても管理ページ部ＰＡ
’が不一致となる確率が低くなる。即ち、ＣＰＬｌｌが
、コード・モードとデータ・モードの２つのモードで交
互にアクセスする場合であっても、ミスの確率が減少し
、キャッシュ・アクセス・タイムが小さくなる。In this way, since multiple registers are prepared and the register to store the management page area PA' is selected depending on the operating mode of CPU 1, the text segment, data segment, stack segment, etc. mentioned above are mainly used. Management page section PA even if it exists in the storage section
' is less likely to be inconsistent. That is, even when CPLll alternately accesses in two modes, code mode and data mode, the probability of misses is reduced and the cache access time is reduced.
〈発明の効果〉
本発明のキャッシュ・メモリ制御装置は、ＣＰＵの動作
モード数のレジスタを設け、アドレス変換された物理ア
ドレスのうち、′ａ理ページ部をこれらのレジスタに格
納しＣＰＬＪの動作モードに応じて各レジスタの出力を
物理アドレスの一部としてキャッシュ・アクセスを行な
うので、アドレス変換器の管理しているページを越えた
アクセスが頻発するプログラムを実行してもキャッシュ
・アクセス速度が落ちることなく、常に高速にメモリ・
アクセスが行なわれるキャッシュ・メモリ制御装置を実
現することができる。<Effects of the Invention> The cache memory control device of the present invention is provided with registers for the number of operating modes of the CPU, stores the 'a logical page part of the converted physical address in these registers, and selects the operating mode of the CPLJ. Since cache access is performed using the output of each register as part of the physical address according to the address, the cache access speed will decrease even if a program that frequently accesses beyond the page managed by the address converter is executed. Always fast memory
A cache memory control device in which access is performed can be implemented.
第１図は本発明を実施したキャッシュ・メモリ制御装置
の構成ブロック図、第２図（ａ）、（ｂ）はＭＭＵ２か
ら出力される物理アドレスＰＡを構成を表わす図、第３
図は従来のキャッシュ・メモリ制御装置の構成ブロック
図である。
１・・・中央処理装置ＣＰＬＩ、
２・・・アドレス変換器ＭＭＵ、３・・・レジスタ、３
１・・・第１のレジスタ、３２・・・第２のレジスタ、
４・・・タグ・メモリ部ＴＡＧ１
５・・・第１の比較器、６・・・第２の比較器、７・・
・マルチプレクサＭＰＸ。
７１・・・第１のマルチプレクサＭＰＸ。
７２・・・第２のマルチブレクリＭＰＸ１Ｑ＋ 、 ｇ
２・・・ゲート回路。
手続ネ１１正書（方式）
６２．５．８
昭和年月日
いFIG. 1 is a configuration block diagram of a cache memory control device embodying the present invention, FIGS. 2(a) and (b) are diagrams showing the configuration of the physical address PA output from the MMU 2, and FIG.
The figure is a block diagram of a conventional cache memory control device. 1...Central processing unit CPLI, 2...Address converter MMU, 3...Register, 3
1... first register, 32... second register,
4... Tag memory section TAG1 5... First comparator, 6... Second comparator, 7...
・Multiplexer MPX. 71...first multiplexer MPX. 72...Second multi-breech MPX1Q+, g
2...Gate circuit. Procedure Ne 11 official book (method) 62.5.8 Showa date
Claims (1)
保持し次にアクセスを行なう場合、論理アドレスを物理
アドレスに変換している間に前記管理ページ部と論理ア
ドレスのページ・オフセット部を用いてアクセスを開始
するキャッシュ・メモリ制御装置において、中央処理装
置の動作モード数の複数の管理ページ部レジスタを設け
、前記中央処理装置の動作モードに応じて前記複数の管
理ページ部レジスタの出力を物理アドレスとしてキャッ
シュ・メモリをアクセスすることを特徴とするキャッシ
ュ・メモリ制御装置。If the management page part of the physical address that was accessed last time is retained and the next access is made, the management page part and the page offset part of the logical address are used for the access while converting the logical address to a physical address. In a cache memory control device that starts a process, a plurality of management page unit registers are provided as many as the number of operating modes of the central processing unit, and outputs of the plurality of management page unit registers are set as physical addresses according to the operating mode of the central processing unit. A cache memory control device that accesses a cache memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041683A JPH0721777B2 (en) | 1987-02-25 | 1987-02-25 | Cash memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041683A JPH0721777B2 (en) | 1987-02-25 | 1987-02-25 | Cash memory controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208144A true JPS63208144A (en) | 1988-08-29 |
| JPH0721777B2 JPH0721777B2 (en) | 1995-03-08 |
Family
ID=12615227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041683A Expired - Lifetime JPH0721777B2 (en) | 1987-02-25 | 1987-02-25 | Cash memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721777B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03135642A (en) * | 1989-07-03 | 1991-06-10 | Tandem Comput Inc | Computer memory system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558628A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
| JPS59112479A (en) * | 1982-12-17 | 1984-06-28 | Fujitsu Ltd | High speed access system of cache memory |
-
1987
- 1987-02-25 JP JP62041683A patent/JPH0721777B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558628A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
| JPS59112479A (en) * | 1982-12-17 | 1984-06-28 | Fujitsu Ltd | High speed access system of cache memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03135642A (en) * | 1989-07-03 | 1991-06-10 | Tandem Comput Inc | Computer memory system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0721777B2 (en) | 1995-03-08 |
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