JPH0721777B2 - キヤツシユ・メモリ制御装置 - Google Patents
キヤツシユ・メモリ制御装置Info
- Publication number
- JPH0721777B2 JPH0721777B2 JP62041683A JP4168387A JPH0721777B2 JP H0721777 B2 JPH0721777 B2 JP H0721777B2 JP 62041683 A JP62041683 A JP 62041683A JP 4168387 A JP4168387 A JP 4168387A JP H0721777 B2 JPH0721777 B2 JP H0721777B2
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- JP
- Japan
- Prior art keywords
- management page
- cache memory
- register
- access
- section
- Prior art date
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- Expired - Lifetime
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、計算機装置に設置されるキャッシュ・メモリ
にアクセスを行なうキャッシュ・メモリ制御装置に関す
るものである。
にアクセスを行なうキャッシュ・メモリ制御装置に関す
るものである。
＜従来の技術＞ キャッシュ・メモリにアクセスを行なうキャッシュ・メ
モリ制御装置の一般的な構成を第２図に示す。
モリ制御装置の一般的な構成を第２図に示す。
キャッシュ・メモリ制御装置は、中央処理装置CPU1から
出力された論理アドレスLAをアドレス変換器MMU2にて物
理アドレスPAに変換してアクセスを行なうが、このアド
レス変換を行なうため、遅延時間が生じてアクセス時間
がかかる、また、MMU2がページ管理方式を取りキャッシ
ュ・メモリが直接マッピング方式でキャッシュ・メモリ
の容量が管理ページ・サイズより大きい場合がある等を
考慮して、この図に示すように構成されていた。
出力された論理アドレスLAをアドレス変換器MMU2にて物
理アドレスPAに変換してアクセスを行なうが、このアド
レス変換を行なうため、遅延時間が生じてアクセス時間
がかかる、また、MMU2がページ管理方式を取りキャッシ
ュ・メモリが直接マッピング方式でキャッシュ・メモリ
の容量が管理ページ・サイズより大きい場合がある等を
考慮して、この図に示すように構成されていた。
尚、MMU2から出力される物理アドレスPAを、キャッシュ
・メモリ側からみた構成を第３図（ａ）に、MMU2側から
みた構成を第３図（ｂ）に示す。
・メモリ側からみた構成を第３図（ａ）に、MMU2側から
みた構成を第３図（ｂ）に示す。
即ち、MMU2より出力される物理アドレスPAの内、インデ
ックス部INDEXとページ部pageの重なる部分（管理ペー
ジ部PA′とする）をCPU1がアクセスを行なう毎にレジス
タ３に保持し、次のアクセスの際にはCPU1からの論理ア
ドレスLAのページ・オフセット部OFSとこの管理ページ
部PA′とによってキャッシュ（タグ・メモリ部TAG4）に
アクセスを開始する。
ックス部INDEXとページ部pageの重なる部分（管理ペー
ジ部PA′とする）をCPU1がアクセスを行なう毎にレジス
タ３に保持し、次のアクセスの際にはCPU1からの論理ア
ドレスLAのページ・オフセット部OFSとこの管理ページ
部PA′とによってキャッシュ（タグ・メモリ部TAG4）に
アクセスを開始する。
この時、レジスタ３に保持された管理ページ部PA′と今
回与えられたものとを第１の比較器５で比較し、ページ
・ヒット／ミスを判別する。
回与えられたものとを第１の比較器５で比較し、ページ
・ヒット／ミスを判別する。
ヒットの場合は、このままアクセスを行ない、TAG4にお
けるヒット／ミスを第２の比較器６で行なう。
けるヒット／ミスを第２の比較器６で行なう。
ページ・ミスの場合は、マルチプレクサMPX7によりMMU2
で生成された管理ページ部PA′を選択して改めてアクセ
スを行なう。
で生成された管理ページ部PA′を選択して改めてアクセ
スを行なう。
このようにヒット／ミスを判別して、管理ページ部PA′
が前回のアクセスの管理ページ部PA′と一致する場合
は、MMU2でのアドレス変換の遅延時間に影響されず、直
ちにアクセスを行なうことができる。
が前回のアクセスの管理ページ部PA′と一致する場合
は、MMU2でのアドレス変換の遅延時間に影響されず、直
ちにアクセスを行なうことができる。
しかしながら、この方式にあってはMMU2が管理している
ページにないアクセスが行なわれると、管理ページ部P
A′は不一致になるため、テキスト・セグメント、デー
タ・セグメント、スタック・セグメント等が飛び飛びに
主記憶部に存在するプログラムにあっては、メモリ・ア
クセス速度が遅くなるという問題があった。
ページにないアクセスが行なわれると、管理ページ部P
A′は不一致になるため、テキスト・セグメント、デー
タ・セグメント、スタック・セグメント等が飛び飛びに
主記憶部に存在するプログラムにあっては、メモリ・ア
クセス速度が遅くなるという問題があった。
＜発明が解決しようとする問題点＞ 本発明が解決しようとする課題は、キャッシュ・メモリ
制御装置のアドレス変換器の管理しているページを越え
たアクセスが頻発するプログラムを実行してもキャッシ
ュ・アクセス速度が落ちないようにすることであり、常
に高速にメモリ・アクセスが行なわれるキャッシュ・メ
モリ制御装置を実現することを目的とする。
制御装置のアドレス変換器の管理しているページを越え
たアクセスが頻発するプログラムを実行してもキャッシ
ュ・アクセス速度が落ちないようにすることであり、常
に高速にメモリ・アクセスが行なわれるキャッシュ・メ
モリ制御装置を実現することを目的とする。
＜問題を解決するための手段＞ 上記した問題を解決した本発明は、前回アクセスを行な
った物理アドレスの管理ページ部を保持し次にアクセス
を行なう場合、論理アドレスを物理アドレスに変換して
いる間に前記管理ページ部と論理アドレスのページ・オ
フセット部を用いてアクセスを開始するキャッシュ・メ
モリ制御装置において、中央処理装置の動作モードの数
に対応した数の管理ページ部レジスタ（31,32）と、前
記中央処理装置の動作モードに応じて対応する前記管理
ページ部レジスタを選択するマルチプレクサ（71）とを
設け、前記中央処理装置の動作モードに応じた前記管理
ページ部レジスタの出力を物理アドレスとしてキャッシ
ュ・メモリをアクセスすることを特徴とするキャッシュ
・メモリ制御装置である。
った物理アドレスの管理ページ部を保持し次にアクセス
を行なう場合、論理アドレスを物理アドレスに変換して
いる間に前記管理ページ部と論理アドレスのページ・オ
フセット部を用いてアクセスを開始するキャッシュ・メ
モリ制御装置において、中央処理装置の動作モードの数
に対応した数の管理ページ部レジスタ（31,32）と、前
記中央処理装置の動作モードに応じて対応する前記管理
ページ部レジスタを選択するマルチプレクサ（71）とを
設け、前記中央処理装置の動作モードに応じた前記管理
ページ部レジスタの出力を物理アドレスとしてキャッシ
ュ・メモリをアクセスすることを特徴とするキャッシュ
・メモリ制御装置である。
＜作用＞ 本発明のキャッシュ・メモリ制御装置は、CPUの動作モ
ード数のレジスタを設け、アドレス変換された物理アド
レスのうち、管理ページ部をこれらのレジスタに格納し
CPUの動作モードに応じて各レジスタの出力を物理アド
レスの一部としてキャッシュ・アクセスを行なう。
ード数のレジスタを設け、アドレス変換された物理アド
レスのうち、管理ページ部をこれらのレジスタに格納し
CPUの動作モードに応じて各レジスタの出力を物理アド
レスの一部としてキャッシュ・アクセスを行なう。
＜実施例＞ 第１図は本発明を実施したキャッシュ・メモリ制御装置
の構成ブロック図である。
の構成ブロック図である。
この図において、第２図に示した従来のキャッシュ・メ
モリ制御装置と同一の符号は同一のものであり、その説
明は省略する。
モリ制御装置と同一の符号は同一のものであり、その説
明は省略する。
本発明のキャッシュ・メモリ制御装置の構成の特徴は、
管理ページ部PA′をラッチするレジスタをCPU1の動作モ
ード分即ち２個、第１のレジスタ31、第２のレジスタ32
を設け、これらのレジスタ31,32を制御するゲート回路g
1,g2を設けるとともに、第1,第２のレジスタ31,32を切
り換える第１のマルチプレクサMPX71、第１のMPX71とMM
U2からの物理アドレスPAを切り換える第２のマルチプレ
クサMPX72を設置したことである。
管理ページ部PA′をラッチするレジスタをCPU1の動作モ
ード分即ち２個、第１のレジスタ31、第２のレジスタ32
を設け、これらのレジスタ31,32を制御するゲート回路g
1,g2を設けるとともに、第1,第２のレジスタ31,32を切
り換える第１のマルチプレクサMPX71、第１のMPX71とMM
U2からの物理アドレスPAを切り換える第２のマルチプレ
クサMPX72を設置したことである。
ここで、CPU1の動作モードとして、例えばスーパーバイ
ザ／ユーザ・モード、コード／データ・モードが挙げら
れる。
ザ／ユーザ・モード、コード／データ・モードが挙げら
れる。
さて、CPU1がアクセス動作を開始すると、CPU1の動作モ
ード信号Ｍがゲート回路g1,g2に与えられ、該当するレ
ジスタに管理ページ部PA′が格納される。尚、ｅは第1,
第２のレジスタ31,32の書き込み信号である。
ード信号Ｍがゲート回路g1,g2に与えられ、該当するレ
ジスタに管理ページ部PA′が格納される。尚、ｅは第1,
第２のレジスタ31,32の書き込み信号である。
第１のMPX71は、CPU1からの動作モード信号Ｍにより第
1,第２のレジスタ31,32のどちらかを選択する。例え
ば、CPU1の動作モードがスーパーバイザ・モードであれ
ばゲート回路g1により第１のレジスタ31が選択され、CP
U1がユーザー・モードであればゲート回路g2により第２
のレジスタ32が選択される。
1,第２のレジスタ31,32のどちらかを選択する。例え
ば、CPU1の動作モードがスーパーバイザ・モードであれ
ばゲート回路g1により第１のレジスタ31が選択され、CP
U1がユーザー・モードであればゲート回路g2により第２
のレジスタ32が選択される。
第２のMPX72は、第２図のMPX7に対応して同じ機能を有
し、第１のMPX71の出力PA′とMMU2で生成された管理ペ
ージ部（PA）とを切り換える。
し、第１のMPX71の出力PA′とMMU2で生成された管理ペ
ージ部（PA）とを切り換える。
第１の比較器５、第２の比較器６は従来の装置と同様の
働きをし、ページ・ヒット／ミス情報、TAG4のヒット／
ミス情報を出力する。
働きをし、ページ・ヒット／ミス情報、TAG4のヒット／
ミス情報を出力する。
そして、CPU1のアクセス動作が終了する時点で現在出力
されている物理アドレスPAの管理ページ部PA′をその動
作モードに対応するレジスタに格納する。
されている物理アドレスPAの管理ページ部PA′をその動
作モードに対応するレジスタに格納する。
このように、レジスタを複数個用意してCPU1の動作モー
ドに応じて管理ページ部PA′を格納するレジスタを選択
するため、前述したテキスト・セグメント、データ・セ
グメント、スタック・セグメント等が飛び飛びに主記憶
部に存在する場合であっても管理ページ部PA′が不一致
となる確率が低くなる。即ち、CPU1が、コード・モード
とデータ・モードの２つのモードで交互にアクセスする
場合であっても、ミスの確率が減少し、キャッシュ・ア
クセス・タイムが小さくなる。
ドに応じて管理ページ部PA′を格納するレジスタを選択
するため、前述したテキスト・セグメント、データ・セ
グメント、スタック・セグメント等が飛び飛びに主記憶
部に存在する場合であっても管理ページ部PA′が不一致
となる確率が低くなる。即ち、CPU1が、コード・モード
とデータ・モードの２つのモードで交互にアクセスする
場合であっても、ミスの確率が減少し、キャッシュ・ア
クセス・タイムが小さくなる。
＜発明の効果＞ 本発明のキャッシュ・メモリ制御装置は、CPUの動作モ
ード数のレジスタを設け、アドレス変換された物理アド
レスのうち、管理ページ部をこれらのレジスタに格納し
CPUの動作モードに応じて各レジスタの出力を物理アド
レスの一部としてキャッシュ・アクセスを行なうので、
アドレス変換器の管理しているページを越えたアクセス
が頻発するプログラムを実行してもキャッシュ・アクセ
ス速度が落ちることなく、常に高速にメモリ・アクセス
が行なわれるキャッシュ・メモリ制御装置を実現するこ
とができる。
ード数のレジスタを設け、アドレス変換された物理アド
レスのうち、管理ページ部をこれらのレジスタに格納し
CPUの動作モードに応じて各レジスタの出力を物理アド
レスの一部としてキャッシュ・アクセスを行なうので、
アドレス変換器の管理しているページを越えたアクセス
が頻発するプログラムを実行してもキャッシュ・アクセ
ス速度が落ちることなく、常に高速にメモリ・アクセス
が行なわれるキャッシュ・メモリ制御装置を実現するこ
とができる。
第１図は本発明を実施したキャッシュ・メモリ制御装置
の構成ブロック図、第２図は従来のキャッシュ・メモリ
制御装置の構成ブロック図、第３図（ａ），（ｂ）はMM
U2から出力される物理アドレスPAの構成を表わす図であ
る。 １……中央処理装置CPU、 ２……アドレス変換器MMU、３……レジスタ、 31……第１のレジスタ、32……第２のレジスタ、 ４……タグ・メモリ部TAG、 ５……第１の比較器、６……第２の比較器、 ７……マルチプレクサMPX、 71……第１のマルチプレクサMPX、 72……第２のマルチプレクサMPX、 g1,g2……ゲート回路。
の構成ブロック図、第２図は従来のキャッシュ・メモリ
制御装置の構成ブロック図、第３図（ａ），（ｂ）はMM
U2から出力される物理アドレスPAの構成を表わす図であ
る。 １……中央処理装置CPU、 ２……アドレス変換器MMU、３……レジスタ、 31……第１のレジスタ、32……第２のレジスタ、 ４……タグ・メモリ部TAG、 ５……第１の比較器、６……第２の比較器、 ７……マルチプレクサMPX、 71……第１のマルチプレクサMPX、 72……第２のマルチプレクサMPX、 g1,g2……ゲート回路。
Claims (1)
- 【請求項１】前回アクセスを行なった物理アドレスの管
理ページ部を保持し次にアクセスを行なう場合、論理ア
ドレスを物理アドレスに変換している間に前記管理ペー
ジ部と論理アドレスのページ・オフセット部を用いてア
クセスを開始するキャッシュ・メモリ制御装置におい
て、中央処理装置の動作モードの数に対応した数の管理
ページ部レジスタ（31,32）と、前記中央処理装置の動
作モードに応じて対応する前記管理ページ部レジスタを
選択するマルチプレクサ（71）とを設け、前記中央処理
装置の動作モードに応じた前記管理ページ部レジスタの
出力を物理アドレスとしてキャッシュ・メモリをアクセ
スすることを特徴とするキャッシュ・メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041683A JPH0721777B2 (ja) | 1987-02-25 | 1987-02-25 | キヤツシユ・メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041683A JPH0721777B2 (ja) | 1987-02-25 | 1987-02-25 | キヤツシユ・メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208144A JPS63208144A (ja) | 1988-08-29 |
| JPH0721777B2 true JPH0721777B2 (ja) | 1995-03-08 |
Family
ID=12615227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041683A Expired - Lifetime JPH0721777B2 (ja) | 1987-02-25 | 1987-02-25 | キヤツシユ・メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721777B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329629A (en) * | 1989-07-03 | 1994-07-12 | Tandem Computers Incorporated | Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558628A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
| JPS59112479A (ja) * | 1982-12-17 | 1984-06-28 | Fujitsu Ltd | キヤツシユメモリの高速アクセス方式 |
-
1987
- 1987-02-25 JP JP62041683A patent/JPH0721777B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63208144A (ja) | 1988-08-29 |
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