JPS6032220B2

JPS6032220B2 - 情報処理装置

Info

Publication number: JPS6032220B2
Application number: JP55092539A
Authority: JP
Inventors: 貞渡邊
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-07-07
Filing date: 1980-07-07
Publication date: 1985-07-26
Also published as: JPS5718075A

Description

【発明の詳細な説明】本発明は情報処理装置に関する。

一般に情報処理装置には主記憶装置とともに、主記憶装
置よりも高速で読出し書込みができるキャッシュメモリ
が設けられており、処理装置からの命令またはデータの
議出し要求に対しては、まず、キャッシュメモリ中に要
求された命令またはデータが存在するか否かが調べられ
る。

もし、このとき、この命令等が存在する場合には、前記
処理装置にその命令またはデータを使用させ、命令等が
存在しない場合には、前記主記憶装置からその命令また
はデータを含む命令ブロック（データフロツク）を読み
出し、その中の必要な命令（データ）を要求する処理装
置に使用させるととともに、読み出した命令ブロック（
データブロック）を前記キャッシュメモリに格納してお
き、このあと処理装置がその命令ブロック（データブロ
ック）に含まれている命令（データ）を要求した場合に
、高速に議出しができるようにキャッシュメモリ制御を
行なっている。このようなキャッシュメモリが効力を発
揮するのは、上述の説明で明らかなように、要求された
命令（データ）がキャッシュメモリに有効に存在する確
率（キャッシュがヒットする確率）をできるだけ高くす
ることである。さて、主記憶装置のアドレス空間を命令
セグメントとデータセグメントに分割して使用する情報
処理装置において、データセグメントの内容は処理に応
じて時々刻々に変化するのに対して、一般に、命令セグ
メントは処理に無関係に変化しない。

この差を利用して、例えば、命令セグメントの一部をＲ
ＯＭ（読み出し専用メモリ）に格納して信頼度を上げか
つ経済化をはかること等も可能になる。しかし、従来の
情報処理装置においては、主記憶装置に対してはこのよ
うに命令セグメントとデータセグメントに分割する方法
を用いても、一般にキャッシュメモＩＪＩこ対しては命
令とデータのそれぞれのセグメントの分割を行なわず、
また、命令用のキャッシュメモリはプログラムからは見
えない（プログラムによって制御することができない）
ため前述のセグメンテーションによるメリットを発揮し
て、キャッシュのヒットする確率をできるだけ高くする
という点に関して必らずしも充分とはいえない。本発明
の目的は上述の従来の欠点を除去した情報処理装置を提
供することにある。

本発明の装置は、セグメント記述子を用いてアドレス空
間の命令セグメントとデータセグメントとを識別する情
報処理装置であって、命令セグメントを格納する命令セ
グメント用キャッシュメモリと、予め定めた命令を実行
することにより指定した命令セグメントを前記キャッシ
ュメモ川こ格納する手段と、前記命令が実行されると前
記命令により前記キャッシュメモ川こ格納された命令セ
グメントに関する識別情報が格納される命令セグメント
識別レジスタと、読み出すべき命令が含まれる命令セグ
メントを識別する情報を格納する命令セグメントレジス
タと、前記命令セグメント識別レジスタまたは前記命令
セグメントレジスタのうちの少なくともいずれか一方の
内容が変った場合に前記両レジス夕の命令セグメントに
関する識別情報を比較し両者が一致する場合にはこのあ
と前記命令セグメント識別レジスタまたは前記命令セグ
メントレジスタのうちの少なくともいずれか一方の内容
が変化して両レジスタの命令セグメントに関する識別情
報が等しくなくなるまで命令の議出しを前記キャッシュ
メモリから行う手段とを含む。

次に本発明を図面を用いて詳細に説明する。

まず、主記憶装置のアドレス空間を命令セグメントとデ
ータセグメントとに分割して処理を行う情報処理装置に
ついて説明する。第１図にこれに直接関係するメモリお
よびレジスタ群を示す。

図中２重枠で示すレジスタ（参照数字１００、および１
０１）が本発明に係わるレジスタでこれに関しては後に
詳述する。他は従来装置に用いられているものである。
参照数字１は主記憶装置を示す。

今このアドレス空間をＮ＋２個の区間に分割し、その第
０番目の区間から第Ｎ番目までのＮ＋１個の区間を、セ
グメント０（ＳＧＯ）からセグメントＮ（ＳＯＮ）とそ
れぞれ定義する。そして、この分割の仕方を記述するた
めにセグメント記述子というデータ形式を定義する。こ
の各セグメント記述子はある定まった長さの１語からな
り、前記セグメント０（ＳＧＯ）からセグメントＮ（Ｓ
ＧＮ）のＮ＋１個の各々のセグメントに対応して各々１
個ずつ存在する。その１個のセグメント記述子は第２図
に示すようにＥ，ＡおよびＳフィールドより成っている
。Ｅフイ−ルドはこのセグメントが命令セグメントであ
るかまたはデータセグメントであるかを指定するフィー
ルドで、命令セグメントの場合にはこのフイ−ルド‘こ
論理レベルの“１”を、データセグメントの場合には論
理レベルの“０”を与えるものとする。Ｅフィールドに
はこの他に、セグメントの性質を指定する各種の情報、
すなわち、書込み禁止ビット、特権モードビット等を含
ませてもよい。Ａフィールドには、この記述子に対応す
るセグメントの先頭アドレス（セグメントベースとも言
う）を格納する。そしてＳフィールドにはこのセグメン
トのサイズ、すなわち、前記セグメントの先頭アドレス
からの相対値として、このセグメントに許されているセ
グメントの大きさを格納する。こうしてできるＮ＋１個
のセグメント記述子は、１群のデータとして、主記憶装
置の、前記Ｎ＋２番目のアドレス空間に格納される。こ
のアドレス空間をセグメントテーブルとも言う。そして
更に、このセグメント記述子群が主記憶装置のどのアド
レスから格納されているかを指定するために、セグメン
ト記述子レジスタ（ＳＤＲ）５（セグメントベースレジ
スタとも言う）を設けて、ここに、前記格納されている
セグメント記述子群の先頭アドレスを格納しておく。こ
うすることにより、例えば、第３セグメントの情報が必
要な場合には、前記記述子レジスタ５の内容を参照して
、この内容に３を加えた主記憶装置内のアドレスにある
データをとり出せば、それが第３セグメントに対する記
述子となる。従ってこのＥ，ＡおよびＳフィールド‘こ
より第３セグメントの必要な情報が得られることになる
。さて、一般に、情報処理装置にはキャッシュ〆モリ２
が装備されていて、必要とする命令またはデータは、直
接主記憶装置１からそれらを必要とするレジスタに格納
するのではなくて、前述のようにまずキャッシュメモリ
２の中にその命令（データ）が有効に存在するか否か）
、調べられ、もし有効に存在しない場合にはキャッシュ
のミスビット情報を発生させそれにより主記憶装置１か
ら必要な命令（データ）を含む命令（データ）ブロック
が読み出され、これはキャッシュメモリ２に格納される
とともに、その中の要求された命令（データ）だけが、
それを必要とするレジスタに格納される。

次々に実行される命令は、こうして、キャッシュメモリ
２または主記憶装置１から、まず命令レジスタ（ＩＲ）
７に読み出されて、解読され、実行にうつされることに
なる。この場合、読み出すべき命令は、その命令を格納
している主記憶装置中のアドレスで指定される。そして
、このアドレスは、セグメントベースアドレス（そのセ
グメントに対応な前記セグメント記述子のＡフィールド
の内容）と、そのセグメント内におけるオフセット値の
和として表わされる。すなわち、例えば第３セグメント
の第１００番地目にある命令は、第３セグメントのセグ
メントベースアドレス（このセグメントに対するセグメ
ント記述子のＡフィールドの内容）が２４０巧番地とす
ると、２４００十１００：２５０坊蚤地という形で指定
される。そして、読み出すべき命令の含まれている命令
セグメントを指定するために、命令セグメントレジスタ
（ＩＳＲ）３が設けられ、またある命令セグメント中の
オフセット値（この命令がこのセグメント中の第何番目
のアドレスにあるかを表わす値）を指定するために、プ
ログラムカウンタ（ＰＣ）４が設けられている。このレ
ジスタ３の内容と、カウンタ４の内容との和をとった値
が、この命令を読み出すべきアドレスとしてキャッシュ
メモリ２に、またはそれがキャッシュメモリ中にない場
合には、主記憶装置１に与えられて、その絶対番地に格
納されている命令が読み出される。前記カウンタ４の内
容は、各種のジャンプ命令、コール命令、リタン命令等
のように不連続な分岐をする命令が実行されないかぎり
、１つの命令が実行されるごとに、１命令アドレスずつ
増加する。

これにより、アドレスの順番にしたがいある命令セグメ
ントの命令が次々と読み出されて実行される。またもし
、次のオフセットアドレス以外のオフセットアドレスに
分岐する前記各分岐命令が実行されると、前記カウンタ
４の内容はその分岐先のオフセットアドレスの値に更新
される。一方命令セグメントレジスタ（ＩＳＲ）３の内
容としては、現在実行中の命令を含む命令セグメントの
アドレス（すなわちこの命令セグメントに対応するセグ
メント記述子のＡフィールドの内容）が格納されている
。したがって、同じセグメント内の命令がつぎつぎに実
行されている間は、このレジスタ３の内容はかわらない
。しかし、セグメント間ジャンプ命令、セグメント間の
コール命令、セグメント間のりタン命令または割込み命
令等が実行されると、その命令により指定される新しい
分岐先のセグメントアドレスに更新される。このように
セグメント間の分岐命令が実行される場合には、このレ
ジスタ３の内容だけでなく、一般に前記カウンタ４の内
容も同時に更新される。（他のセグメントに分岐する場
合には、一般には、オフセットアドレスも不連続に変化
するから。）以上は、実行するための命令を、命令レジ
スタ７に読み出す場合に、その命令を指定する方法につ
いて述べたものである。次にある命令を実行する際にそ
の命令で用いるデータ（オペランド）を指定する方法に
ついて述べる。データを指定するためには、前記レジス
タ３に対応するものとして、データセグメントレジスタ
フアィル１０がある。前記レジスタ３が、現在実行中の
命令セグメントのセグメントアドレスを指示するただ１
個だけのレジスタであるのに対して、データセグメント
レジスタフアイル１０は、一般に複数個のレジスタから
構成され、命令により、この各レジスタに、任意の、指
定したセグメントに対応するセグメント記述子のＡフィ
ールドを含む情報を格納することができる。さて、ある
命令において、あるデータセグメントに格納されている
データを、オペランドとして読み出すためには、次のよ
うに行なう。

各命令のオペランドを指定するフィールドは、各オペラ
ンド毎に、前記データセグメントレジスタフアィル１０
中の１つのレジスタを指定するためのデータセグメント
レジスタ指定フィールドと、データセグメント中におけ
るこのオペランドのオフセットアドレスを指定するため
のオフセットアドレスフィールドとから成っている。今
１つの命令によりあるデータセグメントの、あるオフセ
ットアドレスに格納されているデータをオペランドとし
て読み出す場合には、前もって、そのデータセグメント
に対応するセグメント記述子のＡフィールドを含む情報
を、データセグメントレジスタフアイル１０中の１つの
レジスタに格納しておく。

そしてこの命令の、前記データセグメントレジスタ指定
フィールドを用いて、このデータセグメントレジスタを
指定し、またこのＺ命令の前記オフセットアドレスフィ
ールドを用いて、このオペランドのオフセットアドレス
を指定する。こうして、このオペランドの主記憶装置中
のアドレスを指定することができる。すなわちト指定さ
れたレジスタのＡフィールドの内容とし前記オフセット
アドレスフィールドの内容との和をとった値がこのオペ
ランドを読み出すべきアドレスとして、キャッシュメモ
リ２または、それがキャッシュメモリ中にない場合には
、さらに、主記憶装置１に与えられて、その絶対番地に
格納されているデータが、必要とするオペランドレジス
タに読み出される。キャッシュメモリ中にない場合には
、そのデータばかりでなくそのデータを含むデータブロ
ックが主記憶装置１から読み出されてキャッシュメモリ
２に格納されることは前述した通りである。一般に主記
憶装置から命令（データ）を読み出すためには、上記の
各種のレジスタや、キャッシュメモリ間で情報を授受す
るのに比較して遥かに長い時間を必要とする。

そのため主記憶装置との間の命令（データ）授受の回数
をなるべく少なくかつ効率をよくして、一たん主記憶装
置から読み出した命令（データ）はできるかぎり有効に
利用するというのが上述のキャッシュメモリやその他の
各種の高速レジス夕を設ける目的になっている。さて以
上が、セグメント記述子により、主記憶装置のアドレス
空間を命令セグメントとデータセグメントに分離してい
る従来の情報処理装置の命令（データ）の読出し方法に
ついて概説したものである。

次に以上の説明をもとにして、本発明の情報処理装置に
ついて図面を用いて詳細に説明する。

第３図は本発明の一実施例を示すブロック図である。第
３図に用いた参照数字のうち第１図と同じものは、同一
の構成要素を示す。参照数字１００は、本発明で従来の
装置に新たに加えられる命令セグメント用キャッシュメ
モリ（ＩＳＣ）である。

本発明で新たに定義される命令セグメント用キャッシュ
メモリロード命令（ＬＩＩＳ：ＬＯＡＤＩＮＳＴＲＵ
ＣＴＩＯＮＳＥＧＭＥＮＴｍＴ○ ＩＮＳＴＲＵＣＴ
Ｉ〇ＮＳＥＧＭ旧ＮＴＣＡＣＨＥ）が実行されると
、命令レジスタ７に読み出されたこの命令が、実行制御
部６で解読され、その結果、前記セグメント記述子レジ
スタ（ＳＤＲ）５を参照してこの命令のオペランド指定
フィールドで指定される１個の命令セグメントに含まれ
るすべての命令が主記憶装置１から読み出されて、この
命令セグメント用キャッシュメモリ（ＩＳＣ）１００１
こ、その先頭アドレスから順序に格納される。

それと同時に実行制御部６は本発明で新たに加えられた
命令セグメント識別レジスタ（ＩＤＲ）１０１に、この
格納された命令セグメントの、命令セグメントアドレス
（この命令セグメントに対応するセグメント記述子のＡ
フィールドの内容で、この命令セグメントの先頭アドレ
ス）を格納する。こうして「前記メモリ１００に格納さ
れたこの命令セグメントの各命令は、フリツプフロツプ
１０３をセットすることにより、ゲート回路１０４を開
き、これによりプログラムカウンタ（ＰＣ）４で指定さ
れるオフセットアドレスと、議出し要求信号とを前記メ
モリ１００に与えることにより、自由に命令レジス夕（
ＩＲ）７に読み出されて実行される。この場合、プログ
ラムがいったんここに格納されている命令セグメントの
実行に入ったあとは、他の命令セグメントへのジャンプ
命令、コール命令またはリタン命令等を行なわないかぎ
り、この命令セグメント用キャッシュメモリ１００より
、ミスヒツトなく連続して命令の議出し動作を行うこと
ができる。またこのキャッシュメモリ１０Ｏ‘こ対する
講出し指定も、プログラムカゥンタ４からのオフセット
アドレスを直接使用することができる。これに対して、
従来の汎用キャッシュメモリ２から命令を読み出す場合
には、現在実行される命令の含まれている命令セグメン
トのセグメントアドレスが格納されているレジスタ（Ｉ
ＳＲ）３の内容が読み出され、これとプログラムカウン
タ（ＰＣ）４のオフセットアドレスが、アドレス加算器
８を用いて加算され、作成された絶対アドレスが汎用キ
ャッシュメモリ２に供給されて読出しアドレスが指定さ
れる。しかも汎用キャッシュメモリ２の場合にはこうし
て要求された命令が必ずキャッシュメモリ中に含まれて
いるという保証はなく、含まれていない場合には、キャ
ッシュのミスヒット情報が発生され、さらに主記憶装置
１に対して、主記憶装置１論出し要求ライン１１を介し
て、この命令を含むデータブロックの読み出し要求が出
され、装置１から要求された命令が読み出される。以上
のように、前記キャッシュメモリ１０川こ格納されてい
る命令の、命令レジスタ７への読出し‘ま、汎用キャッ
シュメモリ２を介する命令の前記レジスタ７への議出し
と比較して、より少ない時間で達成できることがわかる
。

さて、前記メモリ１００の動作を制御する前記フリップ
フロップ１０３は、以下に述べるようにしてそのセット
リセットが制御される。

前記命令セグメントレジスタ３から読み出された内容と
、前記命令セグメント識別レジスタ１０１の内容とが比
較器１０２に加えられ、両者が一致した場合には比較器
１０２の出力には論理“１”が現われる。この出力信号
は前記フリツプフロップ１０３のデータ入設端子（Ｄ端
子）に供給されている。一方実行制御部６は、前記レジ
スタ３の内容が変化するか（これは前述のように異なる
命令セグメント間のジャンプ命令、コール命令、リタン
命令等が実行されると変化する）、または前記識別レジ
スター０１の内容が変化するか（これは前記ＬＩＩＳ命
令が実行されると変化する）、少なくともそのいずれか
一方の内容が変化した場合に、前記フリツプフロツプ１
０３に対してラツチ用のクロツクパルスが供給される。
前記レジスタ３の内容かまたは前記識別レジスタ１０１
の内容か、少なくともその中のいずれか一方の内容が更
新され、その更新の結果両者の内容が一致すると、前記
フリップフロツプ１０３がセットされる。

そしてそれ以後、両者の内容が不一致になる更新がおこ
なわれて、このフリツプフロップ１０３がリセットされ
るまで、実行される命令は前述したようにすべて、キャ
ッシュメモリ１００から高速で読み出され処理が行なわ
れることになる。前記レジスタ３の内容が前記識別レジ
スタｌｏｌの内容に一致することは、キャッシュメモリ
１０川こ格納した命令セグメントに含まれる命令の実行
を、前記レジスタ３が指示していることを示し、以上に
述べた動作により、正しく命令の議出し実行が行なわれ
る。前記レジスタ３の内容と、前記識別レジスタ１０１
の内容との一致が起らない間は、実行すべき命令は前述
のように汎用キャッシュメモリ２、またはそれがミスヒ
ツトした場合には主記憶装置１から命令レジスタ７に読
み出される。

なお前記フリップフロップ１０３の出力は、汎用キャッ
シュ命令読出し禁止回路１０５および実行制御部６にも
供給されていて、これがセットされている期間は、汎用
キャッシュメモリ２に対する命令の読出し動作を禁止す
る（ただしこの期間といえども、次に述べる汎用キャッ
シュメモリ２からのデータ（オペランド）の議出し動作
は禁止しない）。各命令のオペランドは、いずれの場合
にも、下記のようにして汎用キャッシュメモリ２を介し
て読み出される。すなわち、前述のように、プログラム
の必要に応じて、データセグメントレジスタフアィルー
０‘こ、必要なデータセグメントに対応するセグメント
記述子のＡフィールドの内容を含む情報を、データセグ
メントレジスタフアイルロード命令を用いて格納してお
く。実行すべき命令が命令レジスタ７に読み出されると
、その命令のオペランドを指定するフィールドの中の、
前記データセグメントレジスタ指定フィールドの内容に
より指定される前記ファイル１０中の、指定されたレジ
スタの内容が読み出されて、加算器８の一方の入力に加
えられる。それとともに前記命令の、オペランドを指定
するフィールド中の、このオペランドのオフセットアド
レス指定フィールドの内容が読み出されて、加算器８の
もう一方の入力に加えられる。こうして、加算器８の出
力には読み出すべきオペランドの絶対アドレスが得られ
る。これが汎用キャッシュメモリ２に供給され（データ
読み出しに対しては前記禁止回路１０５は動作しない。
）、そのアドレスのデータがこのキャッシュ２に有効に
存在するときには、直ちにそこから読み出されて、演算
回路９中に含まれるオペランド用レジスタに格納される
。もしこのアドレスのデータがキャッシュメモリ２の中
に有効に存在しない場合にはキャッシュミスヒットを起
し、更に前記要求ライン１１を介して前記絶対アドレス
のデータを含むデータブロックの読み出し要求が主記憶
装置１に出される。かくして要求されたデータブロック
は、主記憶装置１より読み出されて、キャッシュメモリ
２に格納されるが、これとともにこのデータブロック中
に含まれる要求されたデータ（オペランド）は、演算回
路９中に含まれるオペランド用レジスタに格納される。
これらの読み出し方法は従来装置の場合と同機である。
さて以上の説明から明らかなように、あるプログラムを
実行するに当り、そのプログラムの中に使用頻度の多い
特別な部分が存在する場合には、プログラムのその部分
をある１つの命令セグメントに格納し、その命令セグメ
ントの内容を、前記ＬＩＩＳ命令を用いて、予め命令セ
グメント用キャッシュメモリ１０川こ格納しておくこと
により、プログラムのその部分をキャッシュのミスヒツ
トなく高速で実行して、綜合の処理時間を大いに短縮す
ることができる。

実際に事務計算環境においては、デスパツチャ（複数の
ユーザプログラムの実行を監視して、それらに実行専有
時間を割りつける監視プログラム）等を含むＯＳ（オペ
レーティングシステムプログラム）の核部分を、最初に
命令セグメント用キャッシュメモリに格納しておくこと
により大いに綜合の処理能力を高めることができる。

また、命令セグメントに格納される命令は、一般に書き
変えられることがなく、リェントラントであるため、複
数の情報処理装置（ＣＰＵ）が、同一の主記憶装置を共
用し、各ＣＰＵ毎に独立な命令セグメント用キャッシュ
メモリをもつ場合には、従来のキャッシュメモリに較べ
て次のような優れた特徴がでてくる。

すなわち、従来のキャッシュメモリの場合には、各ＣＰ
Ｕ毎に持っているキャッシュメモリの内容を一致させる
ために各ＣＰＵのキャッシュメモリの間で相互にアドレ
スなどを送り合って、複雑に制御し合う必要があるが、
上述の命令セグメント用キャッシュメモリの場合には、
その必要がないという点である。なお、上述の実施例の
実施例においては、１つの命令セグメントを格納する命
令セグメント用キャッシュメモリについて説明したが、
さらに複数の命令セグメント識別レジスタおよび前記比
較器、フリップフロップ、ゲィト回路等の必要な付属回
路と′雄敷なバッファメモリとを用いて、複数の命令セ
グメントに対して、前述の命令セグメント用キャッシュ
メモリと同様に動作する命令セグメント用キャッシュメ
モリを構成することもできる。さらに、命令セグメント
識別レジスタに格納する内容として、セグメントのベー
スアドレスを用いたが、セグメントテーブル中のセグメ
ントのオフセット値、すなわち、セグメント番号を用い
てもよい。

以上のように、本発明には、プログラムの実行頻度に応
じて動的にキャッシュメモリの内容を変えキャッシュメ
モリのヒット率を向上させて処理時間を短縮できるとい
う効果がある。

【図面の簡単な説明】

第１図は、アドレス空間を命令セグメントとデータセグ
メントに分割して処理を行う情報処理装置の、命令およ
びデータの読出し‘こ関係する各種レジスタおよびメモ
リを説明する図、第２図はセグメント記述子の各フィー
ルドを説明する図および第３図は本発明の一実施例を示
す図である。第１図および第３図において、１・・・・・・主記憶装
置、２・・・・・・汎用キャッシュメモリ、３・…・・
命令セ０グメントレジスタ、４……プログラムカウンタ
、５・・・・・・セグメント記述子レジスタ、６・…・
・実行制御部、７・・・・・・命令レジスタ、８・・・
・・・アドレス加算器、９・・・・・・演算回路、１０
・・・・・・データセグメントレジスタフアィル、１１
・・・・・・主記憶装置データ論夕出し要求ライン、１
００・・・・・・命令セグメント用キャッシュメモリ、
１０１・…・・命令セグメント識別レジスタ、１０２・
・・・・・比較器、１０３・・・・・・フＩＪツプフ。
ツプ、１０４…・・・ゲート回路、１０５…・・・汎用
キャッシュ命令議出し禁示回路。鮪プ図努Ｚ図多３図

Claims

【特許請求の範囲】

１セグメント記述子を用いてアドレス空間の命令セグ
メントとデータセグメントとを識別する情報処理装置に
おいて、命令セグメントを格納する命令セグメント用キ
ヤツシユメモリと、予め定めた命令を実行することによ
り指定した命令セグメントを前記キヤツシユメモリに格
納する手段と、前記命令が実行されると前記命令により
前記キヤツシユメモリに格納された命令セグメントに関
する識別情報が格納される命令セグメント識別レジスタ
と、読み出すべき命令が含まれる命令セグメントを識別
する情報を格納する命令セグメントレジスタと、前記命
令セグメント識別レジスタまたは前記命令セグメントレ
ジスタのうちの少なくともいずれか一方の内容が変つた
場合に前記両レジスタの命令セグメントに関する識別情
報を比較し両者が一致する場合にはこのあと前記命令セ
グメント識別レジスタまたは前記命令セグメントレジス
タのうちの少なくともいずれか一方の内容が変化して両
レジスタの命令セグメントに関する識別情報が等しくな
くなるまで命令の読出しを前記キヤツシユメモリから行
う手段とを含むことを特徴とする情報処理装置。