JPS63173296A - メモリ装置のプルアツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ１従来技術［第４図乃至第６図］ Ｄ１発明が解決しようとする問題点［第７図］Ｅ１問題
点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第３図］ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明はメモリ装置のプルアップ回路、特に信号を営け
ると低インピーダンス化してビット線対を急激にプリチ
ャージする可変インピーダンス手段を少なくとも備えた
プルアップ回路に関する。

（Ｂ、発明の概要） 本発明は、信号を受けると低インピーダンス化してビッ
ト線対を急激にプリチャージする可変インピーダンス手
段を少なくとも備えたメモリ装置のプルアップ回路にお
いて、 ライトリカバリイ時における突入電流の大きさが書き込
み信号とアドレス遷移検出信号との間の時間的関係によ
って変化しないようにするため、信号を受けてビット線
対を急激にプリチャージする可変インピーダンスを一対
のビット線に対応する一対のトランジスタで構成し、各
トランジスタをライトイネーブル信号の反転信号とアド
レス遷移検出信号との論理和信号により制御するように
したものである。

（Ｃ，従来技術）［第４図乃至第６図］スターティック
ＲＡＭにおいては、書き込み時における低消費電力化を
図るため可変インピーダンス方式が多く採用されている
。第４図は可変インピーダンス方式を採用したスターテ
ィックＲＡＭのプルアップ回路の第１の従来例を示すも
のである。Ｑｌ、ＱｌはハイインピーダンスのＰチャン
ネル負荷ＭＯ３ＦＥＴで、ビット線Ｂ、Ｂと電源ライン
（Ｖｄｄ）との間に接続されており、そのゲートは接地
され常にオン状態になっている。

即ち、ＭＯＳＦＥＴＱＩ、Ｑｌは固定インピーダンス手
段を構成している。Ｑ３、Ｑ４は負荷ＭＯ３ＦＥＴＱＩ
、Ｑｌにパラレルに接続されたロウインピーダンスのＰ
チャンネル負荷ＭＯＳ　Ｆ　ＥＴで、ゲートにチップセ
レクトライトイネーブル信号Ｃ５ＷＥを受け、この信号
が「ロウ」のときにはオン状態になり、「ハイ」のとき
にはオフ状態になる。即ち、ＭＯＳＦＥＴＱ３、Ｑ４は
可変インピーダンス手段を構成している。

Ｑ５は一対のビット線Ｂ、Ｂ間に接続されたイコライズ
用ＭＯＳＦＥＴであり、アドレス遷移検出信号ＡＴＤ　
（より緒確にはアドレス遷移検出信号ＡＴＤの反転信号
ＡＴＤ）を受けて一対のビット線ＢとＢとをイコライズ
する。

このようなプルアップ回路においては、チップセレクト
ライトイネーブル信号Ｃ３ＷＥが立ち下がると、負荷Ｍ
ＯＳＦＥＴＱ３、Ｑ４がオンし、一対のビット線Ｂ、Ｂ
のうちのレベルが低い方はそれに接続された負荷ＭＯ３
ＦＥＴＱ３あるいはＱ４を通じて急激にプリチャージさ
れてもう一方のビット線と同じハイレベルになろうとす
る。そして、その後アドレス遷移検出信号ＡＴＤが立ち
下がるとイコライズ用ＭＯＳＦＥＴＱ５がオンして一対
のビット線Ｂ、Ｂを同じ電位になるようにさせ、それに
よって低い方のレベルのビット線をより速くハイレベル
（Ｖｄｄレベル）にさせようとするのである。

このスターティックＲＡＭのプルアップ回路は、書き込
み時はハイインピーダンスの負荷ＭＯＳＦＥＴＱＩ、Ｑ
ｌによりビット線対Ｂ、Ｂをプルアップしておき、ライ
トリカバリイ時にはロウインピーダンスの負荷ＭＯＳＦ
ＥＴＱ３、Ｑ４をオンさせてライトリカバリイの高速化
と書き込み時における低消費電力化を図るようにしてお
り、更に、イコライズによって読み出すデータをその反
転前に強制的に一対のビット線Ｂ、Ｂのレベルを等しく
なるようにすることによりより高速化を図るようにして
いるのである。

第５図（Ａ）乃至（Ｃ）はこのようなプルアップ回路の
ライトリカバリイの３つのケースについてのタイムチャ
ートを示すものであり、同図（Ａ）はチップセレクトラ
イトイネーブル信号ＣＳ、ＷＥの立ちＦかりタイミング
がアドレス遷移検出信号ＡＴＤの立ち下がりタイミング
よりも速い最も一般的なケースを示す。この場合ビット
３ＱＢ、Ｂのうちの低い方のレベルはチップセレクトラ
イトイネーブル信号Ｃ３，ＷＥの立ち下がりから急激な
上昇を開始し、そして、アドレス遷移検出信号ＡＴＤの
立ち下がりによってイコライズがかかる。同図（Ｂ）は
チップセレクトライトイネーブル信号ＣＳ、ＷＥとアド
レス遷移検出信号ＡＴＤとの立ち下がりタイミングが略
等しいケースを示す。

また、同図（Ｃ）はチップセレクトライトイネーブル信
号Ｃ３，ＷＥの立ち下がりタイミングがアドレス遷移検
出信号Ｘ了１の立ち下がりタイミングよりも相当に遅い
ケースを示す。通常、アドレス遷移検出信号ＡＴＤの立
ち下がりよりもチップセレクトライトイネーブル信号Ｃ
Ｓ、ＷＥの立ち下がりの方が早いが、遅れるケースも生
じ得る。このようなケースはアドレス遷移検出信号ＡＴ
Ｄの到来によってイコライズがかかりビット線Ｂと丁と
が互いに同じレベル、即ち電源電圧Ｖｄｄの２分の１の
レベルになフた後、チップセレクトライト−ｒネーブル
信号Ｃ３，ＷＥか立ち下がってプルアップが為される前
にワード線のレベルクロス（ワード信号を受けてビット
線とメモリセルとの間を接続する図示しないトランジス
タかオンする状態）が生じる虞れがあり、好ましくない
。というのは、ビット線Ｂと■が共通に電源電圧Ｖｄｄ
の２分の１近くまで下がった状態でワード信号を受ける
トランジスタがオンするとメモリセル（図示しない）の
データ保持能力が低くなり、データ破壊し易くなるから
である。このように、第４図に示すプルアップ回路は高
速性という点で優れているが、チップセレクトライトイ
ネーブル信号Ｃ３，ＷＥの立ち下がりが遅れるという第
５図（Ｃ）に示すケースにおいてデータ保持能力が低下
してしまうという問題があった。

そこで、その問題を解消すべく開発されたのが第６図に
示すプルアップ回路である。このプルアップ回路は第４
図に示したプルアップ回路の互いにパラレルに接続され
たＭＯＳＦＥＴＱＩ、Ｑ３に対してＭＯ３ＦＥＴＱ６を
、同じ＜ＭＯＳＦＥＴＱ２、Ｑ４に対してＭＯＳＦＥＴ
Ｑ７をそれぞ４パラレルに接続し、そして、ＭＯ３ＦＥ
ＴＱ６及びＱ７をそわぞれアドレス遷移検出信号ＡＴＤ
によって駆動するようにしたものである。

このような第６図に示したプルアップ回路によりば、ア
ドレス遷移検出信号ＡＴＤが立ち下がってイコライズが
かかったときはそれと併行してＭＯ３ＦＥＴＱ６、Ｑ７
によってプルアップも為されるので、ビット線Ｂ、Ｂが
イコライズによって電源電圧Ｖｄｄの２分の１という低
いレベルに保持されたままワード線のレベルクロスを招
くという前述の問題点を回避することができる。即ち、
通常チップセレクトライトイネーブル信号Ｃ３，ＷＥの
立ち下がりはアドレス遷移検出信号ＡＴＤの立ち下がり
よりも早いが、仮に遅れてもアドレス遷移検出信号ＡＴ
Ｄを受けるトランジスタＱ６、Ｑ７によって安定動作が
補償される。その点で優れている。

（Ｄ、発明が解決しようとする問題点）［第７図］ ところで、第６図に示したプルアップ回路には、プルア
ップ時にビット線Ｂ、Ｔに突入する電流（以後「突入電
流」という。）の大きさが、チップセレクトライトイネ
ーブル信号ＣＳ、ＷＥの立ち下がりタイミングとアドレ
ス遷移検出信号ＡＴＤの立ち下がりタイミングとの時間
的関係によって変動してしまうという問題が生じた。こ
の問題について具体的に説明すると次のとおりである。

第７図（Ａ）、（Ｂ）はチップセレクトライトイネーブ
ル信号ＣＳ、ＷＥとアドレス遷移検出信号ＡＴＤの立ち
下がりタイミングの時間的関係についての２つのケース
を示すタイムチャードである。同図（Ａ）はチップセレ
クトライトイネーブル信号Ｃ３，ＷＥの方がアドレス遷
移検出信号ＡＴＤよりも立ち下がりのタイミングが早い
場合のタイムチャートを示す。この場合はチップセレク
トライトイネーブル信号Ｃ５，ＷＥか立ち下がるとそわ
に伴ってＭＯ３ＦＥＴＱ３、Ｑ４かターンオンし、該Ｍ
ＯＳＦＥＴＱ３あるいはＱ４を通してビット線Ｂあるい
はＴ（即ち、レベルの低い方）に突入電流Ｉか供給され
る。この突入電流Ｉは当初は大きくビット線Ｂあるいは
百のベルが高くなるに伴って徐々に小さくなる。

第７図（Ｂ）はチップセレクトライトイネーブル信号Ｃ
３，ＷＥとアドレス遷移検出信号ＶＴ下とで立ち下がり
のタイミングが同じ場合のタイムチャートを示すもので
ある。この場合はチップセレクトライトイネーブル信号
ＣＳ、ＷＥとアドレス遷移検出信号ＡＴＤとが略同時に
立ち下がるのでＭＯ３ＦＥＴＱ３とＱ６とが、そしてＱ
４とＱ７とか略同時にターンオンすることになる。

従って２例えばヒツト線Ｂか低レベルであった場合ニハ
ＭＯＳ　Ｆ　ＥＴＱ　３とＱ６との両方を通じてそのビ
ット線Ｂに突入電流Ｉが供給されるので、ビット線Ｂに
供給される突入電流■が非常に太き〈なり、第７図（Ａ
）に示した場合の突入電流■の２倍の大きさにもなり得
る。このように突入電流Ｉの大きさがチップセレクトラ
イトイネーブル信号ＣＳ、ＷＥとアドレス遷移検出信号
ＴＴ１の立ち下りの時間的関係によって変化することは
好ましくない。というのは、１つのビット線に供給され
る突入電流ｌは小さくても１つのＲＡＭには例えば２５
６対というように数多くのビット線対があり、各ビット
線対の一方に一斉に突入電流Ｉが流れるとその総量は非
常に大きくなる。従って、電源ラインに存在する寄生抵
抗、寄生インダクタンスに非常に大きな突入電流が流れ
ることになり、その結果電源電圧が変動する。即ち、電
源ラインにカレントノイズが発生することになる。

従って、そのカレントノイズを許容限度内にとどめるう
えで突入電流Ｉはその上限が規制されなければならない
。そこで、ＭＯ３ＦＥＴＱ３、Ｑ４とＭＯＳＦＥＴＱ６
、Ｑｌとを同時にオンさせてもビット線Ｂ、Ｂに流れる
突入電流Ｉが余り大きくならないようにＭＯ３ＦＥＴＱ
３、Ｑ４、Ｑ６、Ｑｌの駆動能力を低く設定したとする
と、第７図（Ａ）に示すようにチップセレクトライトイ
ネーブル信号ＣＳ、ＷＥとアドレス遷移検出信号π了下
の立ち下がりタイミングがずれ、例えばＭＯＳＦＥＴＱ
３　（あるいはＱ６）のみでプルアップをするときにプ
ルアップ速度が不充分となり高速性が不充分となってし
まうことになる。

従って、突入電流■の大きさがチップセレクトライトイ
ネーブル信号ＣＳ、ＷＥとアドレス遷移検出信号ＷＴ１
の立ち下がりの時間的関係によって変化することは好ま
しくないのである。

本発明はこのような問題点を解決すべく為さ第１たもの
であり、ライトリカバリイ時における突入電流がライト
イネーブル信号の反転信号とアドレス遷移検出信号との
間の時間的関係によって変化しないようにすることを目
的とするもである。

（Ｅ、問題点を解決するための手段） 本発明メモリ装置のプルアップ回路は上記問題点を解決
するため、信号を受けてビット線対を急激にプリチャー
ジする可変インピーダンスを一対のビット線に対応する
一対のトランジスタで構成し、各トランジスタをライト
イネーブル信号の反転信号とアドレス遷移検出信号との
論理和信号により制御するようにしたことを特徴とする
ものである。

（Ｆ、作用） 本発明メモリ装置のプルアップ回路によれば、１つのビ
ット線に対する急激なプリチャージを１つのトランジス
タを通じてのみ行うので、ライトイネーブル信号とアド
レス遷移検出信号との時間的関係がどのような関係であ
っても急激なプリチャージ時におけるビット線に供給さ
れる突入電流は上記トランジスタの駆動能力によって決
まる値になる。従って、突入電流の大きさがライトイネ
ーブル信号とアドレス遷移検出信号との間の時間的関係
に依存しないようにすることができ、延いては高速性を
保ちつつ突入電流によるノイズが徒らに犬きくならない
ようにすることができるのである。

（Ｇ、実施例）［第１図乃至第３図］ 以下、本発明メモリ装置のプルアップ回路を図示実施例
に従って詳細に説明する。

第１図及び第２図は本発明メモリ装置のプルアップ回路
の一つの実施例（第１の実施例）を説明するためのもの
であり、第１図はプルアップ回路の回路図である。同図
において、Ｑｌはゲートが接地されたハイインピーダン
スの負荷ＭＯＳＦＥＴで、書き込み時におけるビット線
Ｂのプルアップをする役割りを担う。Ｑ２はゲートが接
地されたハイインピーダンスの負荷ＭＯＳ　Ｆ　ＥＴで
、書き込み時におけるビット１ｉｉＢのプルアップをす
る役割りを担う。Ｑ３は上記負荷ＭＯＳＦＥＴＱＩにパ
ラレルに接続されたロウインピータンスの負荷ＭＯ３Ｆ
ＥＴ、Ｑ４は上記ロウインピーダンスの負荷ＭＯ３ＦＥ
Ｔであり、負荷ＭＯ３ＦＥＴＱ３、Ｑ４は共にチップセ
レクトライトイネーブル信号Ｃ３，ＷＥの反転信号ＣＳ
、ＷＥとアドレス遷移検出信号ＡＴＤとの論理和信号Ｃ
ｙ−Ｗ１＋ＡＴＤをゲートに受ける。Ｑ５はビット線Ｂ
と百との間に接続されたイコライズ用ＭＯ３ＦＥＴであ
り、アドレス遷移検出信号ＡＴＤ　（より精確にはアド
レス遷移検出信号ＡＴＤの反転信号ＡＴＤ）をゲートに
受ける。

第２図（Ａ）、（Ｂ）は第１図に示したプルアップ回路
のライトリカバリイ時の２つのケースについてのタイム
チャートであり、同図（Ａ）はチップセレクトライトイ
ネーブル信号Ｃ３，ＷＥの立ち下がりのタイミングの方
がアドレス遷移検出信号π了下の立ち下がりのタンミン
グよりも早い一般的な場合について示す。この場合負荷
ＭＯＳＦＥＴＱ３、Ｑ４のゲートに加わる信号ＣＳ、Ｗ
Ｅ＋ＡＴＤはチップセレクトライトイネーブルＣＳ、Ｗ
Ｅの立ち下がりに同期して立ち下がり、負荷ＭＯ３ＦＥ
ＴＱ３及びＱ４がターンオンする。従って、ビット線Ｂ
％Ｂのうちのレベルが低い方には負荷ＭＯＳＦＥＴＱ３
あるいはＱ４を通じて突入電流Ｉが流れる。この場合の
ビット線Ｂ、Ｂのレベルが変化するタイミング、その変
化の仕方、突入電流■の流わるタイミング、その大きさ
は、第６図に示した第２の従来例の場合のそわら［７８
７図（Ａ）参照］と特に変るところはない。

第２図（Ｂ）はチップセレクトライトイネーブル信号Ｃ
３，ＷＥとアドレス遷移検出信号ＡＴＤとの立ち下がり
のタイミングが略同じ場合のタイムチャートであり、こ
の場合はチップセレクトライトイネーブル信号Ｃ３，Ｗ
Ｅとアドレス遷移検出信号ＴＴ下のその立ち下がりに同
期してＭＯ３ＦＥＴＱ３、Ｑ４がターンオンし、ビット
線Ｂと丁のうちのレベルの低い方にＭＯ５ＦＥＴＱ３あ
るいはＱ４を通じて突入電流Ｉｆ）＜流れると共にイコ
ライズ用ＭＯ３ＦＥＴＱ５もターンオンしてイコライズ
もかかる。ところで、このとき電源（Ｖｄｄ）ラインか
らビット線ＢあるいはＢに流れる突入電流ｌの大きさは
第２図（Ａ）に示した場合と本質的に変らず特に大きく
なるということはない。というのは、電源（Ｖｄｄ）ラ
イン側からビット線ＢあるいはＩに突入電流Ｉを流すＭ
ＯＳＦＥＴはＱ３あるいはＱ４に限られるので、突入電
流Ｉの大きさはＭＯ３ＦＥＴＱ３、Ｑ４の駆動能力によ
って規定され、チップセレクトライトイネーブル信号Ｃ
５，ＷＥとアドレス遷移検出信号ＡＴＤとの立ち下がり
タイミングの時間的関係によって突入電流■の大きさが
変化するということはない。その点で第６図に示した第
２の従来例のものと大きく異なっている［第７図（Ｂ）
参照］。即ち、第６図に示したプルアップ回路において
は、チップセレクトライトイネーブル信号Ｃ８，ＷＥを
受けるＭＯ３ＦＥＴＱ３、Ｑ４とアドレス遷移検出信号
ＡＴＤを受けるＭＯＳ　Ｆ　ＥＴＱ６、Ｑ７とによって
プルアップをするようになっていたので、チップセレク
トライトイネーブル信号ＣＳ、ＷＥとアドレス遷移検出
信号ＡＴＤとのタイミングの時間的関係によってビット
線Ｂあるいは百への突入電流Ｉが大きく変化した［第７
図（Ａ）、（Ｂ）参照］が、第１図に示したプルアップ
回路によればそのようなことはない。

そして、チップセレクトライトイネーブル信号Ｃ５，Ｗ
Ｅの立ち下がりタイミングがアドレス遷移検出信号π〒
１の立ち下がりタイミングよりもｄれてもこの（１４号
Ｗ〒１の立ち下がりでＭＯ３ＦＥＴＱ３、Ｑ４がオンし
これを通じてプルアップが為されるので、イコライズが
かかつてビット線Ｂと１が電源電圧Ｖｄｄの２分の１と
いう比較的低いレベルに保たれたままワード線がレベル
クロスして記憶保持能力か低下した状態が生じるという
虞れもない。尚、チップセレクトライトイネーブル信号
Ｃ３，ＷＥの立ち下がりタイミングがアドレス遷移検出
信号ＡＴＤの立ち下がりタイミングよりも遅れた場合の
ビット線Ｂ、Ｂのレベルが変化するタイミング、その変
化の仕方、突入電流Ｉの流れるタイミング、その大きさ
は、チップセレクトライトイネーブル信号Ｃ３，ＷＥと
アドレス遷移検出イに号の反転信号ＡＴＧとの立ち下が
りタイミングが同じ場合のそれ等と全く同じであること
はいうまでもない。

また、第１図に示したプルアップ回路によれば各ビット
線に対するプルアップ用ＭＯＳ　Ｆ　ＥＴの数が１個ず
つ少なくなる。

第３図は本発明メモリ装置のプルアップ回路の第２の実
施例を示すものである。この実施例はイコライズ用ＭＯ
ＳＦＥＴＱ５を除いたものであり、このプルアップ回路
は、第１図に示したプルアップ回路とはアドレス遷移検
出信号が到来してもイコライズがかからないという点で
は異なるがそれ以外の点では異なるところはない。この
ように本発明はイコライズ用ＭＯ３ＦＥＴＱ５のないも
のにも適用することができる。

尚、本メモリ装置は他のたくさんのメモリ装置と共に使
用される１つのメモリ装置にすぎず、外部からのチップ
セレクト信号と、同じく外部からのライトイネーブル信
号とに基づいて内部でチップセレクトライトイネーブル
信号をつくり、これをライトイネーブル信号として利用
している。

従って、このような場合本メモリ装置のチップセレクト
ライトイネーブル信号は本明細書の特許請求の範囲でい
うライトイネーブル信号に該当する。しかし、メモリ装
置として本メモリ装置が１個のみ使用され、外部からラ
イトイネーブル信号は受けるがチップセレクト信号を受
けない場合、あるいはチップセレクト信号を受けるが使
用時は常にチップセレクト信号を受けた状態になるよう
にされている場合には、メモリ装置が外部から受けるラ
イトイネーブル信号が本明細書の特許請求の範囲でいう
ライトイネーブル信号に該当することになる。

また、ＭＯＳ　Ｆ　ＥＴ特にＱ３、Ｑ４がＮチャンネル
型の場合には該ＭＯＳＦＥＴＱ３、Ｑ４にライトイネー
ブル信号の反転信号とアドレス遷移検出信号との論理和
信号として印加される信号は一丁＝ＷＴ＋ＡＴＤである
。

（Ｈ１発明の効果） 以上に述べたように、本発明メモリ装置のプルアップ回
路は、信号を受けると低インピーダンス化してビット線
対を急激にプリチャージする可変インピーダンス手段を
少なくとも備えたメモリ装置のプルアップ回路において
、上記可変インピーダンス手段を一対のビット線に対応
して設けられた一対のトランジスタにより構成し、上記
各トランジスタをライトイネーブル信号の反転信号とア
ドレス遷移検出信号との論理和信号により駆動するよう
にしてなることを特徴とするものである。

従って、本発明メモリ装置のプルアップ回路によれば、
１つのビット線に対する急激なプリチャージを１つのト
ランジスタを通じてのみ行うので、ライトイネーブル信
号とアドレス遷移検出信号との時間的関係がどのような
関係であっても急激なプリチャージ時にビット線に供給
される突入電流は−Ｆ記トランジスタの駆動能力によっ
て決まるある値になる。従って、突入電流の大きさがラ
イトイネーブル信号とアドレス遷移検出信号との間の時
間的関係に依存しないようにすることができ、延いては
高速性を保ちつつ突入電流によるノイズが徒らに大きく
ならないようにすることができる。

【図面の簡単な説明】

第１図及び第２図は本発明メモリ装置のプルアップ回路
の第１の実施例を説明するためのもので、第１図は回路
図、第２図（Ａ）、（Ｂ）はライトリカバリイ時の２つ
のケースについてのタイムチャート、第３図は本発明メ
モリ装置のプルアップ回路の第２の実施例を示す回路図
、第４図は第１の従来例を示す回路図、第５図（Ａ）乃
至（Ｃ）は第４図に示したプルアップ回路のライトリカ
バリイ時の３つのケースについてのタイムチャート、第
６図は第２の従来例を示す回路図、第７図（Ａ）、（Ｂ
）は第６図に示したプルアップ回路のライトリカバリイ
時の２つのケースについてのタイムチャートである。 符号の説明 Ｑ３、Ｑ４・・・可変インピーダンス手段を構成するト
ランジスタ、 Ｂ、Ｂ・　・　・ビット線、 ＣＳ、ＷＥ・・・ライトイネーブル信号、ＡＴＤ・・・
アドレス遷移検出信号、 月の反転信号とアドレス 遷移検出信号の論理和。 第１の尖胞例の回路図 第１図 第２の実廃例の回路図 第３図 第１の従来例の回路図 第４図 第２の従東り］の回路図 第６図

Claims (1)

【特許請求の範囲】
1. （１）信号を受けると低インピーダンス化してビット線
   対を急激にプリチャージする可変インピーダンス手段を
   少なくとも備えたメモリ装置のプルアップ回路において
   、 上記可変インピーダンス手段を一対のビット線に対応し
   て設けられた一対のトランジスタにより構成し、 上記各トランジスタをライトイネーブル信号の反転信号
   とアドレス遷移検出信号との論理和信号により駆動する
   ようにしてなる ことを特徴とするメモリ装置のプルアップ回路