JP3252544B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係り、
ＤＲＡＭ等のメモリＩＣにおいて、書き込み動作の高速
化に有効な制御回路に関する。
ＤＲＡＭ等のメモリＩＣにおいて、書き込み動作の高速
化に有効な制御回路に関する。
【０００２】
【従来の技術】書き込み動作の高速化に関する従来の方
策を説明する。図５は従来のデータ入出回路図である。
データ入力経路におけるデータ入出力線対（ＤＱ，／Ｄ
Ｑ）以降の書き込み動作は、ＭＯＳトランジスタスイッ
チ１０１、１０２がオンし、データ入力線対（ＷＤＢ，
／ＷＤＢ）の電位がデータ入出力線対に伝達されること
により開始される。データ入出力線対に現れているデー
タと、データ入力線対に現れている今から書き込もうと
するデータが異なる場合、ＭＯＳトランジスタスイッチ
１０１、１０２がオンしてからデータ入出力線対の電位
が確定するのに時間がかかり、高速な書き込み動作がで
きない。そこで、従来では、書き込み動作の高速化に対
処するため、データ入出力線対をＭＯＳトランジスタ１
０５によってイコライズすることにより、ＭＯＳトラン
ジスタスイッチ１０１，１０２がオンしてからデータ入
出力線対の書き込み電位が確定するまでの時間を短縮し
ていた。
策を説明する。図５は従来のデータ入出回路図である。
データ入力経路におけるデータ入出力線対（ＤＱ，／Ｄ
Ｑ）以降の書き込み動作は、ＭＯＳトランジスタスイッ
チ１０１、１０２がオンし、データ入力線対（ＷＤＢ，
／ＷＤＢ）の電位がデータ入出力線対に伝達されること
により開始される。データ入出力線対に現れているデー
タと、データ入力線対に現れている今から書き込もうと
するデータが異なる場合、ＭＯＳトランジスタスイッチ
１０１、１０２がオンしてからデータ入出力線対の電位
が確定するのに時間がかかり、高速な書き込み動作がで
きない。そこで、従来では、書き込み動作の高速化に対
処するため、データ入出力線対をＭＯＳトランジスタ１
０５によってイコライズすることにより、ＭＯＳトラン
ジスタスイッチ１０１，１０２がオンしてからデータ入
出力線対の書き込み電位が確定するまでの時間を短縮し
ていた。
【０００３】また、レイアウト面積の効率化のため、セ
ンスアンプに関しては、ハイレベルを保持する能力がロ
ウレベルを保持する能力よりも弱い。さらに、レイアウ
ト面積の効率化のため、データ入出力線対とセンスアン
プの接続を制御するコラムスイッチ２，２’はＮチャン
ネルＭＯＳトランジスタ１０８，１０９で構成される。
したがって、ビット線対に現れた読み出しデータをつぶ
さないように、読み出し時には、ＭＯＳトランジスタ１
０６，１０７によって、データ入出力線対をハイレベル
にクランプし、データ入出力線対のイコライズ時に、Ｍ
ＯＳトランジスタ１０３，１０４により、データ入出力
線対をハイレベルにプリチャージする。書き込み時も同
様に、データ入出力線対のイコライズ時には、データ入
出力線対はハイレベルにプリチャージされていた。
ンスアンプに関しては、ハイレベルを保持する能力がロ
ウレベルを保持する能力よりも弱い。さらに、レイアウ
ト面積の効率化のため、データ入出力線対とセンスアン
プの接続を制御するコラムスイッチ２，２’はＮチャン
ネルＭＯＳトランジスタ１０８，１０９で構成される。
したがって、ビット線対に現れた読み出しデータをつぶ
さないように、読み出し時には、ＭＯＳトランジスタ１
０６，１０７によって、データ入出力線対をハイレベル
にクランプし、データ入出力線対のイコライズ時に、Ｍ
ＯＳトランジスタ１０３，１０４により、データ入出力
線対をハイレベルにプリチャージする。書き込み時も同
様に、データ入出力線対のイコライズ時には、データ入
出力線対はハイレベルにプリチャージされていた。
【０００４】
【発明が解決しようとする課題】さらなる高速化の要求
から書き込み動作に係る時間の一層の短縮が求められて
いる。従来のように、書き込み時にデータ入出力線対を
ハイレベルにクランプすると、ＭＯＳトランジスタスイ
ッチ１０１，１０２が閉じて、データ入出力線対に書き
込みデータが伝わり出しても、コラムスイッチを構成す
るＮチャンネルＭＯＳトランジスタ１０８，１０９のし
きい値電圧Ｖｔ以上、データ入出力線ロウ側の電位が降
下しなければ、データ入出力線対に現れだした書き込み
データはコラムスイッチを通過しない。特に、低電圧動
作時においては、電源電圧に対するＭＯＳトランジスタ
のしきい値電圧の割合が大きくなり、ＭＯＳトランジス
タスイッチ１０１，１０２が閉じてから、書き込みデー
タがコラムスイッチを通過するまでの時間が遅くなる。
から書き込み動作に係る時間の一層の短縮が求められて
いる。従来のように、書き込み時にデータ入出力線対を
ハイレベルにクランプすると、ＭＯＳトランジスタスイ
ッチ１０１，１０２が閉じて、データ入出力線対に書き
込みデータが伝わり出しても、コラムスイッチを構成す
るＮチャンネルＭＯＳトランジスタ１０８，１０９のし
きい値電圧Ｖｔ以上、データ入出力線ロウ側の電位が降
下しなければ、データ入出力線対に現れだした書き込み
データはコラムスイッチを通過しない。特に、低電圧動
作時においては、電源電圧に対するＭＯＳトランジスタ
のしきい値電圧の割合が大きくなり、ＭＯＳトランジス
タスイッチ１０１，１０２が閉じてから、書き込みデー
タがコラムスイッチを通過するまでの時間が遅くなる。
【０００５】本発明はこのような課題に鑑みてなされ、
書き込み動作のいっそうの高速化を図った半導体集積回
路を提供することを目的とする。
書き込み動作のいっそうの高速化を図った半導体集積回
路を提供することを目的とする。
【０００６】
【課題を解決するための手段】第１の発明は、センスア
ンプを介してビット線対に接続されるデータ入出力線対
と、前記データ入出力線対のイコライズおよびクランプ
を行うプリチャージ回路を有し、前記プリチャージ回路
の電源を読みだし用と書き込み用に独立に設け、読みだ
し時の前記データ入出力線対のプリチャージレベルより
書き込み時の前記データ入出力線対のプリチャージレベ
ルを低電位としたことを特徴とする半導体集積回路であ
る。
ンプを介してビット線対に接続されるデータ入出力線対
と、前記データ入出力線対のイコライズおよびクランプ
を行うプリチャージ回路を有し、前記プリチャージ回路
の電源を読みだし用と書き込み用に独立に設け、読みだ
し時の前記データ入出力線対のプリチャージレベルより
書き込み時の前記データ入出力線対のプリチャージレベ
ルを低電位としたことを特徴とする半導体集積回路であ
る。
【０００７】第２の発明は、データ入出力線対と、デー
タ入力線対と、前記データ入力線対からの前記データ入
出力線対へのデータ転送を制御するスイッチ回路とを有
し、前記データ入力線対のスタンバイレベルを接地電位
とし、前記データ入力線対に書き込みデータが伝達され
る前に、前記スイッチ回路によって前記データ入力線対
と前記データ入出力線対を接続し、書き込みデータが伝
達される前の前記データ入力線対の電位を前記データ入
出力線対に転送することで、書き込み時の前記データ入
出力線対をロウレベルにプリチャージを行うことを特徴
とする半導体集積回路である。
タ入力線対と、前記データ入力線対からの前記データ入
出力線対へのデータ転送を制御するスイッチ回路とを有
し、前記データ入力線対のスタンバイレベルを接地電位
とし、前記データ入力線対に書き込みデータが伝達され
る前に、前記スイッチ回路によって前記データ入力線対
と前記データ入出力線対を接続し、書き込みデータが伝
達される前の前記データ入力線対の電位を前記データ入
出力線対に転送することで、書き込み時の前記データ入
出力線対をロウレベルにプリチャージを行うことを特徴
とする半導体集積回路である。
【０００８】
【作用】第１の発明では、プリチャージ回路の電源を読
みだし用と書き込み用に独立に設けことにより、第２の
発明では、スイッチ回路に入力されるデータ入力線の電
位の設定により、データ入出力線対のプリチャージレベ
ルを、読み出し時と書き込み時で独立に設定できる。書
き込み時のデータ入出力線対のプリチャージレベルを接
地電位もしくは十分に低い電位に設定すれば、データ入
出力線対に現れた書き込みデータは直ちにＮチャンネル
ＭＯＳトランジスタで構成されるコラムスイッチを通過
し、センスアンプへのデータ転送を高速化できる。
みだし用と書き込み用に独立に設けことにより、第２の
発明では、スイッチ回路に入力されるデータ入力線の電
位の設定により、データ入出力線対のプリチャージレベ
ルを、読み出し時と書き込み時で独立に設定できる。書
き込み時のデータ入出力線対のプリチャージレベルを接
地電位もしくは十分に低い電位に設定すれば、データ入
出力線対に現れた書き込みデータは直ちにＮチャンネル
ＭＯＳトランジスタで構成されるコラムスイッチを通過
し、センスアンプへのデータ転送を高速化できる。
【０００９】さらに、選択されたコラムスイッチを通
じ、センスアンプを介してデータ入出力線対とビット線
対が接続されるので、データ入出力線対が接地電位もし
くは十分に低い電位にプリチャージされると、ビット線
対もロウレベルにプリチャージされる。したがって書き
込みデータが転送される前のビット線対の電位差は小さ
く、ビット線対へ書き込みデータが転送されだしてから
確定するまでの時間を高速化できる。
じ、センスアンプを介してデータ入出力線対とビット線
対が接続されるので、データ入出力線対が接地電位もし
くは十分に低い電位にプリチャージされると、ビット線
対もロウレベルにプリチャージされる。したがって書き
込みデータが転送される前のビット線対の電位差は小さ
く、ビット線対へ書き込みデータが転送されだしてから
確定するまでの時間を高速化できる。
【００１０】
【実施例】以下、本発明の実施例について詳細に述べ
る。
る。
【００１１】図１（ａ）は、第１の発明の実施例による
データ入出力系回路図である。図中ＤＱ，／ＤＱはデー
タ入出力線対、ＷＤＢ，／ＷＤＢはデータ入力線対、Ｂ
Ｌ，／ＢＬはビット線対、１０１、１０２はデータ入力
線対とデータ入出力線対を接続するスイッチ、１０３〜
１０５はプリチャージ回路１を構成するＭＯＳトランジ
スタ、１０８，１０９はコラムスイッチ２，２’を構成
するＭＯＳトランジスタ、２０１〜２０３はプリチャー
ジ電源選択スイッチ３を構成するＭＯＳトランジスタ、
Ｙはコラムスイッチ選択信号、ＳＤはデータ入出力線対
選択信号、Ｗ１は書き込み識別信号、Ｗ２はデータ入力
線対・データ入出力線対接続コントロール信号、ＥＱは
プリチャージ回路コントロール信号、Ｖｒは読み出し時
用プリチャージ電源、Ｖｗは書き込み時用プリチャージ
電源である。
データ入出力系回路図である。図中ＤＱ，／ＤＱはデー
タ入出力線対、ＷＤＢ，／ＷＤＢはデータ入力線対、Ｂ
Ｌ，／ＢＬはビット線対、１０１、１０２はデータ入力
線対とデータ入出力線対を接続するスイッチ、１０３〜
１０５はプリチャージ回路１を構成するＭＯＳトランジ
スタ、１０８，１０９はコラムスイッチ２，２’を構成
するＭＯＳトランジスタ、２０１〜２０３はプリチャー
ジ電源選択スイッチ３を構成するＭＯＳトランジスタ、
Ｙはコラムスイッチ選択信号、ＳＤはデータ入出力線対
選択信号、Ｗ１は書き込み識別信号、Ｗ２はデータ入力
線対・データ入出力線対接続コントロール信号、ＥＱは
プリチャージ回路コントロール信号、Ｖｒは読み出し時
用プリチャージ電源、Ｖｗは書き込み時用プリチャージ
電源である。
【００１２】図１（ｂ）は、図１（ａ）のデータ入出力
系回路図に示す各信号の、タイムチャートである。図１
（ｂ）を用いて、図１（ａ）のデータ入出力系回路にお
ける書き込み時の動作を説明する。
系回路図に示す各信号の、タイムチャートである。図１
（ｂ）を用いて、図１（ａ）のデータ入出力系回路にお
ける書き込み時の動作を説明する。
【００１３】まず、データ入力線対選択信号ＳＤがロウ
に遷移し、選択されたデータ入出力線対に係るプリチャ
ージ回路１から１／２ＶＣＣ電源が切り放される。引き
続いてＷ１がロウに遷移し、読み出し時用プリチャージ
電源Ｖｒがプリチャージ回路から切り放され、書き込み
時用プリチャージ電源Ｖｗがプリチャージ回路に接続さ
れる。プリチャージ回路１では、ＥＱがロウレベルの
間、データ入出力線対のプリチャージおよびイコライズ
を行う。この際、書き込み時用プリチャージ電源Ｖｗが
接地電位であるとすると、図１（ｂ）に示すように、デ
ータ入出力線対ＤＱ，／ＤＱはロウレベルにプリチャー
ジされる。さらに、ＥＱがロウレベルの間にＹがハイに
遷移すると、データ入出力線対の電位がビット線対に伝
達されて、ＢＬ，／ＢＬの電位差が小さくなる。Ｗ２が
立ち上がり、データ入力線対のデータがＭＯＳトランジ
スタスイッチ１０１、１０２を通じてデータ入出力線対
に転送され始める。コラムスイッチはＮチャンネルＭＯ
Ｓトランジスタ１０８、１０９で構成されているため、
ハイレベルよりもロウレベルの方が通過速度が速く、ロ
ウレベルにプリチャージされているデータ入出力線対に
現れた書き込みデータは、データ入出力線対をハイレベ
ルにクランプした場合よりもコラムスイッチを高速に通
過する。また、上述のように、データ入出力線対のプリ
チャージ電位がビット線対に伝達され、ＢＬ，／ＢＬの
電位差が小さくなっているので、書き込みデータがコラ
ムスイッチを通過してから、ビット線対で確定するまで
の時間についても、データ入力線対をハイレベルにクラ
ンプした場合よりも速い。
に遷移し、選択されたデータ入出力線対に係るプリチャ
ージ回路１から１／２ＶＣＣ電源が切り放される。引き
続いてＷ１がロウに遷移し、読み出し時用プリチャージ
電源Ｖｒがプリチャージ回路から切り放され、書き込み
時用プリチャージ電源Ｖｗがプリチャージ回路に接続さ
れる。プリチャージ回路１では、ＥＱがロウレベルの
間、データ入出力線対のプリチャージおよびイコライズ
を行う。この際、書き込み時用プリチャージ電源Ｖｗが
接地電位であるとすると、図１（ｂ）に示すように、デ
ータ入出力線対ＤＱ，／ＤＱはロウレベルにプリチャー
ジされる。さらに、ＥＱがロウレベルの間にＹがハイに
遷移すると、データ入出力線対の電位がビット線対に伝
達されて、ＢＬ，／ＢＬの電位差が小さくなる。Ｗ２が
立ち上がり、データ入力線対のデータがＭＯＳトランジ
スタスイッチ１０１、１０２を通じてデータ入出力線対
に転送され始める。コラムスイッチはＮチャンネルＭＯ
Ｓトランジスタ１０８、１０９で構成されているため、
ハイレベルよりもロウレベルの方が通過速度が速く、ロ
ウレベルにプリチャージされているデータ入出力線対に
現れた書き込みデータは、データ入出力線対をハイレベ
ルにクランプした場合よりもコラムスイッチを高速に通
過する。また、上述のように、データ入出力線対のプリ
チャージ電位がビット線対に伝達され、ＢＬ，／ＢＬの
電位差が小さくなっているので、書き込みデータがコラ
ムスイッチを通過してから、ビット線対で確定するまで
の時間についても、データ入力線対をハイレベルにクラ
ンプした場合よりも速い。
【００１４】図２（ａ）は、第２の発明の実施例による
データ入出力系回路図である。図中ＤＱ，／ＤＱはデー
タ入出力線対、ＷＤＢ，／ＷＤＢはデータ入力線対、Ｂ
Ｌ，／ＢＬはビット線対、１０８，１０９はコラムスイ
ッチ２を構成するＭＯＳトランジスタ、Ｙはコラムスイ
ッチ選択信号、ＳＤはデータ入出力線対選択信号、Ｗ１
は書き込み識別信号、Ｗ２はデータ入力線対・データ入
出力線対接続コントロール信号、ＥＱはプリチャージ回
路コントロール信号である。また、スイッチ回路は、Ｗ
ＤＢとＷ２を入力信号とするＮＡＮＤゲートと、ＳＤ，
Ｗ１によってコントロールされ、書き込み時に選択され
たスイッチ回路のみで活性化されるクロックトインバー
タで構成されている。
データ入出力系回路図である。図中ＤＱ，／ＤＱはデー
タ入出力線対、ＷＤＢ，／ＷＤＢはデータ入力線対、Ｂ
Ｌ，／ＢＬはビット線対、１０８，１０９はコラムスイ
ッチ２を構成するＭＯＳトランジスタ、Ｙはコラムスイ
ッチ選択信号、ＳＤはデータ入出力線対選択信号、Ｗ１
は書き込み識別信号、Ｗ２はデータ入力線対・データ入
出力線対接続コントロール信号、ＥＱはプリチャージ回
路コントロール信号である。また、スイッチ回路は、Ｗ
ＤＢとＷ２を入力信号とするＮＡＮＤゲートと、ＳＤ，
Ｗ１によってコントロールされ、書き込み時に選択され
たスイッチ回路のみで活性化されるクロックトインバー
タで構成されている。
【００１５】図２（ｂ）は、図２（ａ）のデータ入出力
系回路図に示す各信号の、タイムチャートである。図２
（ｂ）を用いて、図２（ａ）のデータ入出力系回路にお
ける書き込み時の動作を説明する。
系回路図に示す各信号の、タイムチャートである。図２
（ｂ）を用いて、図２（ａ）のデータ入出力系回路にお
ける書き込み時の動作を説明する。
【００１６】まず、ＳＤがロウに遷移し、書き込みが行
われるデータ入出力ブロックが選択される。引き続いて
Ｗ１がロウに遷移して、スイッチ回路を構成するクロッ
クトインバータが活性化される。また、書き込み時に選
択されたデータ入出力線対プリチャージ回路はＳＤ，Ｗ
１によって活性化されない。このとき、Ｗ２が立ち上が
っていなければ、スイッチ回路を構成するＮＡＮＤゲー
トの出力はハイであり、ＤＱ，／ＤＱはクロックトイン
バータの出力であるロウレベルにプリチャージされる。
さらに、Ｗ２の立ち上がりが早くても、データ入力線対
のスタンバイ時の電位がロウレベルになるように設定し
ておけば、データ入力線対に書き込みデータが伝達され
るまでは、スイッチ回路のＮＡＮＤゲートの出力はハイ
のままであり、ＤＱ，／ＤＱがクロックトインバータの
出力であるロウレベルにプリチャージされる。
われるデータ入出力ブロックが選択される。引き続いて
Ｗ１がロウに遷移して、スイッチ回路を構成するクロッ
クトインバータが活性化される。また、書き込み時に選
択されたデータ入出力線対プリチャージ回路はＳＤ，Ｗ
１によって活性化されない。このとき、Ｗ２が立ち上が
っていなければ、スイッチ回路を構成するＮＡＮＤゲー
トの出力はハイであり、ＤＱ，／ＤＱはクロックトイン
バータの出力であるロウレベルにプリチャージされる。
さらに、Ｗ２の立ち上がりが早くても、データ入力線対
のスタンバイ時の電位がロウレベルになるように設定し
ておけば、データ入力線対に書き込みデータが伝達され
るまでは、スイッチ回路のＮＡＮＤゲートの出力はハイ
のままであり、ＤＱ，／ＤＱがクロックトインバータの
出力であるロウレベルにプリチャージされる。
【００１７】このように、データ入力線対の電位を伝達
してデータ入出力線対のプリチャージを行う構成をとれ
ば、データ入出力線対に書き込みデータが転送され始め
る瞬間までデータ入出力線対をプリチャージしておけ
る。したがって、データ入出力線対のプリチャージを禁
止してから、データ入力線対とデータ入出力線対を接続
するまでのタイミングマージンが不必要となり、データ
入力線対からデータ入出力線対へのデータ転送速度は、
データ入出力線対のプリチャージを禁止してから、デー
タ入力線対からデータ入出力線対へのデータ転送を開始
するよりも速くなる。
してデータ入出力線対のプリチャージを行う構成をとれ
ば、データ入出力線対に書き込みデータが転送され始め
る瞬間までデータ入出力線対をプリチャージしておけ
る。したがって、データ入出力線対のプリチャージを禁
止してから、データ入力線対とデータ入出力線対を接続
するまでのタイミングマージンが不必要となり、データ
入力線対からデータ入出力線対へのデータ転送速度は、
データ入出力線対のプリチャージを禁止してから、デー
タ入力線対からデータ入出力線対へのデータ転送を開始
するよりも速くなる。
【００１８】第１の発明の実施例で説明したように、デ
ータ入出力線対のプリチャージレベルをロウレベルに設
定しておけば、ＮチャンネルＭＯＳトランジスタで構成
されるコラムスイッチを書き込みデータが通過する速度
は、データ入出力線対をハイレベルにプリチャージする
場合よりも速い。
ータ入出力線対のプリチャージレベルをロウレベルに設
定しておけば、ＮチャンネルＭＯＳトランジスタで構成
されるコラムスイッチを書き込みデータが通過する速度
は、データ入出力線対をハイレベルにプリチャージする
場合よりも速い。
【００１９】また、メモリ等の集積度が上がると、デー
タ入出力線対の容量が増大し、さらに、多ビット構成の
ように複数本のデータ入出力線対を使う場合には、デー
タ入出力線対の充放電電流で、消費電流が増大する。デ
ータ入出力線対を１／２ＶＣＣにプリチャージすれば、
データ入出力線対の充放電に係る消費電流は、データ入
出力線対をＶＣＣもしくは接地電位にプリチャージする
場合の半分ですむ。読み出し時にデータ入出力線対を１
／２ＶＣＣにプリチャージするには、データ入出力線対
の電位でビット線上の読み出しデータをつぶさないよう
に、コラムスイッチのサイズを小さくしデータが通りに
くいように設定する必要がある。上述のように、本発明
では、従来にくらべて書き込み速度が速いので、コラム
スイッチのサイズを小さくしデータが通りにくいように
設定しても、書き込み動作自体は十分に行え、低消費電
力化にも効果がある。
タ入出力線対の容量が増大し、さらに、多ビット構成の
ように複数本のデータ入出力線対を使う場合には、デー
タ入出力線対の充放電電流で、消費電流が増大する。デ
ータ入出力線対を１／２ＶＣＣにプリチャージすれば、
データ入出力線対の充放電に係る消費電流は、データ入
出力線対をＶＣＣもしくは接地電位にプリチャージする
場合の半分ですむ。読み出し時にデータ入出力線対を１
／２ＶＣＣにプリチャージするには、データ入出力線対
の電位でビット線上の読み出しデータをつぶさないよう
に、コラムスイッチのサイズを小さくしデータが通りに
くいように設定する必要がある。上述のように、本発明
では、従来にくらべて書き込み速度が速いので、コラム
スイッチのサイズを小さくしデータが通りにくいように
設定しても、書き込み動作自体は十分に行え、低消費電
力化にも効果がある。
【００２０】図３は本願第２の発明による、データ入出
力線対を接地電位にプリチャージした場合のシミュレー
ション波形、図４は本願第１の発明による、データ入出
力線対を１／２にプリチャージした場合のシミュレーシ
ョン波形である。
力線対を接地電位にプリチャージした場合のシミュレー
ション波形、図４は本願第１の発明による、データ入出
力線対を１／２にプリチャージした場合のシミュレーシ
ョン波形である。
【００２１】図３の波形を図２（ａ）のデータ入出力系
回路図を用いて説明すると、Ｗ１が立ち上がることによ
り、ＤＱがロウレベルにプリチャージされ、ＤＱのレベ
ルによってＢＬもロウ側に降下していることがわかる。
また、Ｗ２が立ち上がると、ＤＱ，／ＤＱで電位の反転
が起こり、ＤＱ，／ＤＱの電位が反転してから約１．５
ＮＳ後にＢＬ，／ＢＬの電位が反転する。
回路図を用いて説明すると、Ｗ１が立ち上がることによ
り、ＤＱがロウレベルにプリチャージされ、ＤＱのレベ
ルによってＢＬもロウ側に降下していることがわかる。
また、Ｗ２が立ち上がると、ＤＱ，／ＤＱで電位の反転
が起こり、ＤＱ，／ＤＱの電位が反転してから約１．５
ＮＳ後にＢＬ，／ＢＬの電位が反転する。
【００２２】図４の波形を図１（ａ）のデータ入出力系
回路図を用いて説明すると、Ｗ２が立ち上がる前にＤ
Ｑ，／ＤＱのプリチャージが解除され、一旦ＤＱ，／Ｄ
Ｑの電位差が増加している。Ｗ２が立ち上がってからＤ
Ｑ，／ＤＱで電位が反転し、ＤＱ，／ＤＱの電位が反転
してから約３．５ＮＳ後にＢＬ，／ＢＬの電位が反転し
ていることがわかる。
回路図を用いて説明すると、Ｗ２が立ち上がる前にＤ
Ｑ，／ＤＱのプリチャージが解除され、一旦ＤＱ，／Ｄ
Ｑの電位差が増加している。Ｗ２が立ち上がってからＤ
Ｑ，／ＤＱで電位が反転し、ＤＱ，／ＤＱの電位が反転
してから約３．５ＮＳ後にＢＬ，／ＢＬの電位が反転し
ていることがわかる。
【００２３】図３と図４を比較すれば、Ｗ２が立ち上が
ってからＤＱ，／ＤＱで電位の反転が起こるまでの時間
は、データ入出力線対を接地電位にプリチャージした方
が、データ入出力線対を１／２ＶＣＣににプリチャージ
するよりも約０．５ＮＳ速いことがわかる。また、Ｄ
Ｑ，／ＤＱの電位が反転してからＢＬ，／ＢＬの電位が
反転するまでの時間についても、データ入出力線対を接
地電位にプリチャージした方が、データ入出力線対を１
／２ＶＣＣににプリチャージするよりも約２．０ＮＳ速
いことがわかる。
ってからＤＱ，／ＤＱで電位の反転が起こるまでの時間
は、データ入出力線対を接地電位にプリチャージした方
が、データ入出力線対を１／２ＶＣＣににプリチャージ
するよりも約０．５ＮＳ速いことがわかる。また、Ｄ
Ｑ，／ＤＱの電位が反転してからＢＬ，／ＢＬの電位が
反転するまでの時間についても、データ入出力線対を接
地電位にプリチャージした方が、データ入出力線対を１
／２ＶＣＣににプリチャージするよりも約２．０ＮＳ速
いことがわかる。
【００２４】
【発明の効果】第１の発明では、プリチャージ回路の電
源を読みだし用と書き込み用に独立に設けことにより、
第２の発明では、スイッチ回路に入力されるデータ入力
線の電位の設定により、書き込み時と読み出し時で、デ
ータ入出力線対を異なるレベルにプリチャージすること
が可能となる。書き込み時にデータ入出力線対をロウレ
ベルにプリチャージすれば、データ入力線対に現れた書
き込みデータが、ＮチャンネルＭＯＳトランジスタで構
成されるコラムスイッチを通過する速度は、データ入出
力線対をハイレベルにプリチャージする場合よりも速く
なる。
源を読みだし用と書き込み用に独立に設けことにより、
第２の発明では、スイッチ回路に入力されるデータ入力
線の電位の設定により、書き込み時と読み出し時で、デ
ータ入出力線対を異なるレベルにプリチャージすること
が可能となる。書き込み時にデータ入出力線対をロウレ
ベルにプリチャージすれば、データ入力線対に現れた書
き込みデータが、ＮチャンネルＭＯＳトランジスタで構
成されるコラムスイッチを通過する速度は、データ入出
力線対をハイレベルにプリチャージする場合よりも速く
なる。
【００２５】さらに、選択されたコラムスイッチを通
じ、センスアンプを介してデータ入出力線対とビット線
対が接続されるので、データ入出力線対がロウレベルに
プリチャージされると、ビット線対もロウレベルにプリ
チャージされる。したがって書き込みデータが転送され
る前のビット線対の電位差は小さく、ビット線対へ書き
込みデータが転送されだしてから確定するまでの時間を
高速化できる。
じ、センスアンプを介してデータ入出力線対とビット線
対が接続されるので、データ入出力線対がロウレベルに
プリチャージされると、ビット線対もロウレベルにプリ
チャージされる。したがって書き込みデータが転送され
る前のビット線対の電位差は小さく、ビット線対へ書き
込みデータが転送されだしてから確定するまでの時間を
高速化できる。
【００２６】また、書き込み時にデータ入力線対をロウ
レベルにプリチャージすれば、書き込み能力が上がるの
で、コラムスイッチの能力を低く抑えることも可能であ
る。したがって、読み出し時に、データ入出力線対をハ
イレベルにプリチャージする必要がなくなる。読み出し
時のデータ入出力線対を１／２ＶＣＣにプリチャージす
れば、データ入出力線対に係る充放電電流が最も少なく
なる。
レベルにプリチャージすれば、書き込み能力が上がるの
で、コラムスイッチの能力を低く抑えることも可能であ
る。したがって、読み出し時に、データ入出力線対をハ
イレベルにプリチャージする必要がなくなる。読み出し
時のデータ入出力線対を１／２ＶＣＣにプリチャージす
れば、データ入出力線対に係る充放電電流が最も少なく
なる。
【図１】（ａ）は本発明における実施例１の半導体集積
回路のデータ入出力系を中心とした構成図 （ｂ）は図１（ａ）のデータ入出力系回路図に示す各信
号のタイムチャート
回路のデータ入出力系を中心とした構成図 （ｂ）は図１（ａ）のデータ入出力系回路図に示す各信
号のタイムチャート
【図２】（ａ）は本発明における実施例２の半導体集積
回路のデータ入出力系を中心とした構成図 （ｂ）は図２（ａ）のデータ入出力系回路図に示す各信
号の、タイムチャート
回路のデータ入出力系を中心とした構成図 （ｂ）は図２（ａ）のデータ入出力系回路図に示す各信
号の、タイムチャート
【図３】本発明における実施例２の半導体集積回路で書
き込み時のデータ入力系シミュレーション結果を示した
図
き込み時のデータ入力系シミュレーション結果を示した
図
【図４】本発明における実施例１の半導体集積回路で書
き込み時のデータ入力系シミュレーション結果を示した
図
き込み時のデータ入力系シミュレーション結果を示した
図
【図５】従来の半導体集積回路のデータ入出力系を中心
とした構成図
とした構成図
１ プリチャージ回路 ２ コラムスイッチ ３ プリチャージ電源選択スイッチ ４ スイッチ回路 ５ クロックトインバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−61688（ＪＰ，Ａ) 特開 平５−47187（ＪＰ，Ａ) 特開 平４−349296（ＪＰ，Ａ) 特開 平１−19588（ＪＰ，Ａ) 特開 昭63−222189（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/409
Claims (3)
- 【請求項１】センスアンプを介してビット線対に接続さ
れるデータ入出力線対と、前記データ入出力線対のイコ
ライズおよびクランプを行うプリチャージ回路を有し、
前記プリチャージ回路の電源を読みだし用と書き込み用
に独立に設け、読みだし時の前記データ入出力線対のプ
リチャージレベルより書き込み時の前記データ入出力線
対のプリチャージレベルを低電位としたことを特徴とす
る半導体集積回路。 - 【請求項２】前記プリチャージ回路の書き込み時用電源
電圧を接地電圧とし、書き込み時の前記データ入出力線
対の接地電位にプリチャージすることにより、センスア
ンプを介して選択されたビット線対をロウレベルにプリ
チャージすることを特徴とする請求項１記載の半導体集
積回路。 - 【請求項３】データ入出力線対と、データ入力線対と、
前記データ入力線対からの前記データ入出力線対へのデ
ータ転送を制御するスイッチ回路とを有し、前記データ
入力線対のスタンバイレベルを接地電位とし、前記デー
タ入力線対に書き込みデータが伝達される前に、前記ス
イッチ回路によって前記データ入力線対と前記データ入
出力線対を接続し、書き込みデータが伝達される前の前
記データ入力線対の電位を前記データ入出力線対に転送
することで、書き込み時の前記データ入出力線対をロウ
レベルにプリチャージを行うことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17780093A JP3252544B2 (ja) | 1993-07-19 | 1993-07-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17780093A JP3252544B2 (ja) | 1993-07-19 | 1993-07-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737387A JPH0737387A (ja) | 1995-02-07 |
| JP3252544B2 true JP3252544B2 (ja) | 2002-02-04 |
Family
ID=16037313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17780093A Expired - Fee Related JP3252544B2 (ja) | 1993-07-19 | 1993-07-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3252544B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297717B1 (ko) * | 1998-09-22 | 2001-08-07 | 윤종용 | 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리 |
| KR100673743B1 (ko) * | 2000-12-29 | 2007-01-23 | 주식회사 하이닉스반도체 | 서입-쓰루우 기능을 갖는 데이터 출력 장치 |
| KR100630673B1 (ko) * | 2001-01-11 | 2006-10-02 | 삼성전자주식회사 | 무부하 비트 라인 특성을 갖는 선택적 프리챠지 회로 |
| KR100425476B1 (ko) * | 2001-12-05 | 2004-03-30 | 삼성전자주식회사 | 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체메모리장치 및 이의 센싱제어 방법 |
| JP4338010B2 (ja) | 2002-04-22 | 2009-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR100618049B1 (ko) * | 2005-07-28 | 2006-08-30 | 삼성전자주식회사 | 메모리셀 데이터 센싱 회로 및 이를 포함하는 반도체메모리 장치 |
| KR100706833B1 (ko) * | 2005-11-30 | 2007-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 라이팅 장치 및 방법 |
-
1993
- 1993-07-19 JP JP17780093A patent/JP3252544B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0737387A (ja) | 1995-02-07 |
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