JP2514330B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JP2514330B2 JP2514330B2 JP61125455A JP12545586A JP2514330B2 JP 2514330 B2 JP2514330 B2 JP 2514330B2 JP 61125455 A JP61125455 A JP 61125455A JP 12545586 A JP12545586 A JP 12545586A JP 2514330 B2 JP2514330 B2 JP 2514330B2
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- node
- terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明はセンスアンプ回路に関するものである。
ロ．従来技術 例えば、コンピュータグラフィックの分野ではマルチ
ポート・ビデオメモリが使用され、特にダイナミックRA
M（Random Access Memory）とデータレジスタとの組合
せからなるビデオRAMが採用されている。こうしたビデ
オメモリには、ミッド・スキャン・ロードと称されるト
ランスファ機能が要求され、例えば33nsecという短かい
時間内に新しいデータに変更して出力しなければならな
い。しかしながら、そうした高速切換えを低消費電力で
行い得るセンスアンプ回路は、これまで存在していな
い。
ポート・ビデオメモリが使用され、特にダイナミックRA
M（Random Access Memory）とデータレジスタとの組合
せからなるビデオRAMが採用されている。こうしたビデ
オメモリには、ミッド・スキャン・ロードと称されるト
ランスファ機能が要求され、例えば33nsecという短かい
時間内に新しいデータに変更して出力しなければならな
い。しかしながら、そうした高速切換えを低消費電力で
行い得るセンスアンプ回路は、これまで存在していな
い。
第４図には、従来のセンスアンプ回路（センス増幅回
路）を示したが、このアンプの動作を説明する。
路）を示したが、このアンプの動作を説明する。
（１）、まず、C1が“H"（ハイ）でLINE、LINEB、OUT、
OUTBがプリチャージされる。十分にプリチャージされる
と、C1は“L"（ロウ）となり、各トランジスタは閉じ
る。
OUTBがプリチャージされる。十分にプリチャージされる
と、C1は“L"（ロウ）となり、各トランジスタは閉じ
る。
（２）、次に、BIT＝VDD、BITB＝VSSとする。T1の電圧
が“H"となった直後を考えるとすると、LINEBの浮遊容
量Ｑが大きいので、LINEBの浮遊容量Ｑに対応した分だ
けLINEBの電圧が下がるまでに時間がかかり、トランジ
スタ、がオン（つまりLINEBの電圧値＞VT、VTはMOS
トランジスタのしきい値電圧）する。つまり、トランジ
スタ、、′、′はオンするが、オン抵抗は、
の方が′、′よりも高い。
が“H"となった直後を考えるとすると、LINEBの浮遊容
量Ｑが大きいので、LINEBの浮遊容量Ｑに対応した分だ
けLINEBの電圧が下がるまでに時間がかかり、トランジ
スタ、がオン（つまりLINEBの電圧値＞VT、VTはMOS
トランジスタのしきい値電圧）する。つまり、トランジ
スタ、、′、′はオンするが、オン抵抗は、
の方が′、′よりも高い。
（３）、T1が“H"になって数nsec後にC2が“H"となり、
LINE、LINEB、OUT、OUTBをVSSに引こうとするが、上記
のオン抵抗の差でLINEB、OUTBを引く方が強く、LINEBの
電圧＜VTとなると、、はオフになり、OUT＝“H"、O
UTB＝“L"（ロウ）に分かれる。
LINE、LINEB、OUT、OUTBをVSSに引こうとするが、上記
のオン抵抗の差でLINEB、OUTBを引く方が強く、LINEBの
電圧＜VTとなると、、はオフになり、OUT＝“H"、O
UTB＝“L"（ロウ）に分かれる。
上記において、（３）の段階でトランジスタ、、
を通って貫通電流が流れてしまい、消費電力が増加す
る。また、上記センスアンプでは、２入力の選択は、ト
ランスファゲート、′と、′との切換えで行っ
ているが、これでは、必ずC1でプリチャージされた後に
T1又はT2をオンさせなければならず、これに続けてT1を
オン→オフ、T2をオン→オフすることができず、必ずそ
の間にC1のオン→オフが必要となる。従って、高速に２
入力を切換えることができない。また、高速でデータラ
インを充、放電すれば、消費電力が非常に増加してしま
う。
を通って貫通電流が流れてしまい、消費電力が増加す
る。また、上記センスアンプでは、２入力の選択は、ト
ランスファゲート、′と、′との切換えで行っ
ているが、これでは、必ずC1でプリチャージされた後に
T1又はT2をオンさせなければならず、これに続けてT1を
オン→オフ、T2をオン→オフすることができず、必ずそ
の間にC1のオン→オフが必要となる。従って、高速に２
入力を切換えることができない。また、高速でデータラ
インを充、放電すれば、消費電力が非常に増加してしま
う。
ハ．発明の目的 本発明の目的は、複数の入力を高速に切換えることが
でき、かつ低パワーで作動可能なセンスアンプ回路を提
供することにある。
でき、かつ低パワーで作動可能なセンスアンプ回路を提
供することにある。
ニ．発明の構成 すなわち、本発明は、作動信号供給端子と第１のノー
ドとの間に接続され、そのゲート端子が真出力信号の取
出し端子となる第１のトランジスタと、作動信号供給端
子と第２のノードとの間に接続され、そのゲート端子が
反転出力信号の取出し端子となる第２のトランジスタ
と、前記真出力信号取出し端子および前記反転出力信号
取出し端子をプリチャージするプリチャージ手段と、前
記真出力信号取出し端子と基準電位との間に接続され、
そのゲート端子が前記第２のノードに接続されている第
３のトランジスタと、前記反転出力信号取出し端子と基
準電位との間に接続され、そのゲート端子が前記第１の
ノードに接続されている第４のトランジスタと、前記第
１のノードと基準電位との間に接続されている第５のト
ランジスタと、前記第２のノードと基準電位との間に接
続されている第６のトランジスタと、そのゲート端子に
印加される第１の転送制御信号に応じて前記第６のトラ
ンジスタのゲート端子に第１の真入力信号を供給する第
７のトランジスタと、そのゲート端子に印加される前記
第１の転送制御信号に応じて前記第５のトランジスタの
ゲート端子に第１の反転入力信号を供給する第８のトラ
ンジスタと、前記第１のノードと基準電位との間に接続
されている第９のトランジスタと、前記第２のノードと
基準電位との間に接続されている第10のトランジスタ
と、そのゲート端子に印加される第２の転送制御信号に
応じて前記第10のトランジスタのゲート端子に第２の真
入力信号を供給する第11のトランジスタと、そのゲート
端子に印加される前記第２の転送制御信号に応じて前記
第９のトランジスタのゲート端子に第２の反転入力信号
を供給する第12のトランジスタとを有するセンスアンプ
回路に係るものである。
ドとの間に接続され、そのゲート端子が真出力信号の取
出し端子となる第１のトランジスタと、作動信号供給端
子と第２のノードとの間に接続され、そのゲート端子が
反転出力信号の取出し端子となる第２のトランジスタ
と、前記真出力信号取出し端子および前記反転出力信号
取出し端子をプリチャージするプリチャージ手段と、前
記真出力信号取出し端子と基準電位との間に接続され、
そのゲート端子が前記第２のノードに接続されている第
３のトランジスタと、前記反転出力信号取出し端子と基
準電位との間に接続され、そのゲート端子が前記第１の
ノードに接続されている第４のトランジスタと、前記第
１のノードと基準電位との間に接続されている第５のト
ランジスタと、前記第２のノードと基準電位との間に接
続されている第６のトランジスタと、そのゲート端子に
印加される第１の転送制御信号に応じて前記第６のトラ
ンジスタのゲート端子に第１の真入力信号を供給する第
７のトランジスタと、そのゲート端子に印加される前記
第１の転送制御信号に応じて前記第５のトランジスタの
ゲート端子に第１の反転入力信号を供給する第８のトラ
ンジスタと、前記第１のノードと基準電位との間に接続
されている第９のトランジスタと、前記第２のノードと
基準電位との間に接続されている第10のトランジスタ
と、そのゲート端子に印加される第２の転送制御信号に
応じて前記第10のトランジスタのゲート端子に第２の真
入力信号を供給する第11のトランジスタと、そのゲート
端子に印加される前記第２の転送制御信号に応じて前記
第９のトランジスタのゲート端子に第２の反転入力信号
を供給する第12のトランジスタとを有するセンスアンプ
回路に係るものである。
ホ．実施例 以下、本発明の実施例を詳細に説明する。
第１図は、本発明によるセンスアンプ回路の一例を示
すものである。
すものである。
このセンスアンプ回路において、作動信号C1の供給端
子と第１のノードNODEとの間に第１のトランジスタが
接続されており、このトランジスタのゲート端子は真
出力信号OUTの取出し端子となっている。また、作動信
号C1の供給端子と第２のノードNODEBとの間に第２のト
ランジスタ′が接続されており、このトランジスタ
′のゲート端子は反転出力信号OUTBの取出し端子とな
っている。
子と第１のノードNODEとの間に第１のトランジスタが
接続されており、このトランジスタのゲート端子は真
出力信号OUTの取出し端子となっている。また、作動信
号C1の供給端子と第２のノードNODEBとの間に第２のト
ランジスタ′が接続されており、このトランジスタ
′のゲート端子は反転出力信号OUTBの取出し端子とな
っている。
真出力信号OUTの取出し端子（第１のトランジスタ
のゲート端子）は、プリチャージ用トランジスタのソ
ース端子に接続されるとともに、第３のトランジスタ
のドレイン端子に接続されている。一方、反転出力信号
OUTBの取出し端子（第２のトランジスタ′のゲート端
子）は、プリチャージ用トランジスタ′のソース端子
に接続されるとともに、第４のトランジスタ′のソー
ス端子に接続されている。
のゲート端子）は、プリチャージ用トランジスタのソ
ース端子に接続されるとともに、第３のトランジスタ
のドレイン端子に接続されている。一方、反転出力信号
OUTBの取出し端子（第２のトランジスタ′のゲート端
子）は、プリチャージ用トランジスタ′のソース端子
に接続されるとともに、第４のトランジスタ′のソー
ス端子に接続されている。
プリチャージ用トランジスタ，′のそれぞれのド
レイン端子は基準電位VDDに接続されており、それぞれ
のゲート端子にはプリチャージ制御信号P1が与えられる
ようになっている。
レイン端子は基準電位VDDに接続されており、それぞれ
のゲート端子にはプリチャージ制御信号P1が与えられる
ようになっている。
第３のトランジスタのソース端子は基準電位VSSに
接続されており、ゲート端子は第２のノードNODEBに接
続されている。第４のトランジスタ′のソース端子は
基準電位VSSに接続されており、ゲート端子は第１のノ
ードNODEに接続されている。
接続されており、ゲート端子は第２のノードNODEBに接
続されている。第４のトランジスタ′のソース端子は
基準電位VSSに接続されており、ゲート端子は第１のノ
ードNODEに接続されている。
第１のノードNODEと基準電位Vssとの間に第５のトラ
ンジスタ、第９のトランジスタおよび第13のトラン
ジスタが接続されている。第２のノードNODEBと基準
電位Vssとの間には第６のトランジスタ′、第10のト
ランジスタ′および第14のトランジスタ′が接続さ
れている。
ンジスタ、第９のトランジスタおよび第13のトラン
ジスタが接続されている。第２のノードNODEBと基準
電位Vssとの間には第６のトランジスタ′、第10のト
ランジスタ′および第14のトランジスタ′が接続さ
れている。
第６のトランジスタ′のゲート端子には、第７のト
ランジスタ（トランスファゲート）′を介して第１の
真入力信号IN1の入力端子が接続されている。第５のト
ランジスタのゲート端子には、第８のトランジスタ
（トランスファゲート）を介して第１の反転入力信号
IN1Bの入力端子が接続されている。第７および第８のト
ランジスタ′，のそれぞれのゲート端子には第１の
転送制御信号T1が与えられる。
ランジスタ（トランスファゲート）′を介して第１の
真入力信号IN1の入力端子が接続されている。第５のト
ランジスタのゲート端子には、第８のトランジスタ
（トランスファゲート）を介して第１の反転入力信号
IN1Bの入力端子が接続されている。第７および第８のト
ランジスタ′，のそれぞれのゲート端子には第１の
転送制御信号T1が与えられる。
第10のトランジスタ′のゲート端子には、第11のト
ランジスタ（トランスファゲート）′を介して第２の
真入力信号IN2の入力端子が接続されている。第９のト
ランジスタのゲート端子には、第12のトランジスタ
（トランスファゲート）を介して第２の反転入力信号
IN2Bの入力端子が接続されている。第11および第12のト
ランジスタ′，のそれぞれのゲート端子には第２の
転送制御信号T2が与えられる。
ランジスタ（トランスファゲート）′を介して第２の
真入力信号IN2の入力端子が接続されている。第９のト
ランジスタのゲート端子には、第12のトランジスタ
（トランスファゲート）を介して第２の反転入力信号
IN2Bの入力端子が接続されている。第11および第12のト
ランジスタ′，のそれぞれのゲート端子には第２の
転送制御信号T2が与えられる。
第５のトランジスタのゲート端子と基準電位VSSと
の間に第15のトランジスタが接続されており、このト
ランジスタのゲート端子は第１のノードNODEに接続さ
れている。第６のトランジスタ′のゲート端子と基準
電位VSSとの間に第16のトランジスタ′が接続されて
おり、このトランジスタ′のゲート端子は第２のノー
ドNODEBに接続されている。
の間に第15のトランジスタが接続されており、このト
ランジスタのゲート端子は第１のノードNODEに接続さ
れている。第６のトランジスタ′のゲート端子と基準
電位VSSとの間に第16のトランジスタ′が接続されて
おり、このトランジスタ′のゲート端子は第２のノー
ドNODEBに接続されている。
第９のトランジスタのゲート端子と基準電位VSSと
の間に第17のトランジスタが接続されており、このト
ランジスタのゲート端子は第１のノードNODEに接続さ
れている。第10のトランジスタ′のゲート端子と基準
電位VSSとの間に第18のトランジスタ′が接続されて
おり、このトランジスタのゲート端子は第２のノード
NODEBに接続されている。
の間に第17のトランジスタが接続されており、このト
ランジスタのゲート端子は第１のノードNODEに接続さ
れている。第10のトランジスタ′のゲート端子と基準
電位VSSとの間に第18のトランジスタ′が接続されて
おり、このトランジスタのゲート端子は第２のノード
NODEBに接続されている。
このセンスアンプの動作を説明する。
（１）いま、第１の真入力信号IN1,反転入力信号IN1Bが
入力されるものとし、IN1＝VDD＞IN1B、IN1B＞VTとす
る。先ず、プリチャージ制御信号P1が“H"となり、これ
によりプリチャージ用トランジスタ，′がそれぞれ
オンし、真出力信号OUTの取出し端子および反転出力信
号OUTBの取出し端子がほぼVDDの電位までプリチャージ
される。プリチャージの終了の後に、プリチャージ制御
信号P1が“L"（VSS）となり、プリチャージ用トランジ
スタ，′はそれぞれオフ状態となる。一方、作動制
御信号C1も“L"（VSS）となる。第１および第２のトラ
ンジスタ，′はオンになっているため、両ノードNO
DE,NODEBはVSSの電位となる。
入力されるものとし、IN1＝VDD＞IN1B、IN1B＞VTとす
る。先ず、プリチャージ制御信号P1が“H"となり、これ
によりプリチャージ用トランジスタ，′がそれぞれ
オンし、真出力信号OUTの取出し端子および反転出力信
号OUTBの取出し端子がほぼVDDの電位までプリチャージ
される。プリチャージの終了の後に、プリチャージ制御
信号P1が“L"（VSS）となり、プリチャージ用トランジ
スタ，′はそれぞれオフ状態となる。一方、作動制
御信号C1も“L"（VSS）となる。第１および第２のトラ
ンジスタ，′はオンになっているため、両ノードNO
DE,NODEBはVSSの電位となる。
（２）次に、第１の転送制御信号T1が“H"となり、第７
および第８のトランジスタ（トランスファゲート）
′，がそれぞれ導通し、第１の真入力信号IN1およ
び反転入力信号IN1Bがそれぞれ第６および第５のトラン
ジスタ′，のゲートに供給される。上記のようにIN
1＝VDDであるため、第６のトランジスタ′はオンにな
る。一方、IN1B＞VTであるため、第５のトランジスタ
もオンになる。しかし、VDD＞IN1Bであるため、のオ
ン抵抗は′のオン抵抗よりも高くなっている。
および第８のトランジスタ（トランスファゲート）
′，がそれぞれ導通し、第１の真入力信号IN1およ
び反転入力信号IN1Bがそれぞれ第６および第５のトラン
ジスタ′，のゲートに供給される。上記のようにIN
1＝VDDであるため、第６のトランジスタ′はオンにな
る。一方、IN1B＞VTであるため、第５のトランジスタ
もオンになる。しかし、VDD＞IN1Bであるため、のオ
ン抵抗は′のオン抵抗よりも高くなっている。
（３）次に、作動制御信号（クロック）C1が“L"（VS
S）から“H"（VDD）に立ち上がると、オン状態の第１お
よび第２のトランジスタ，′を介して第１および第
２のノードNODE,NODEBが充電される。ただし、両トラン
ジスタの，′のオン抵抗の違いで、NODEのほうがNO
DEBよりも高い電位に上昇する。
S）から“H"（VDD）に立ち上がると、オン状態の第１お
よび第２のトランジスタ，′を介して第１および第
２のノードNODE,NODEBが充電される。ただし、両トラン
ジスタの，′のオン抵抗の違いで、NODEのほうがNO
DEBよりも高い電位に上昇する。
NODEの電位が上昇してVTを越えると、トランジスタ
′，，がオンになる。第15のトランジスタがオ
ンになることで、第１の反転入力信号IN1B（VDD＞IN1B
＞VT）はオン状態のトランジスタ，を介して基準電
位VSSに引かれる。また、NODEBの電位はVTを越えるか越
えない程度までしか上昇しないため、第13のトランジス
タはたとえオンしても高いオン抵抗を持ち、NODEの電
位を実質的に下げることはない。このようにして、NODE
がVDD付近の電圧まで上昇することで、第４のトランジ
スタ′がオンし、反転出力信号OUTBの取出し端子に
“L"の出力信号が得られる。
′，，がオンになる。第15のトランジスタがオ
ンになることで、第１の反転入力信号IN1B（VDD＞IN1B
＞VT）はオン状態のトランジスタ，を介して基準電
位VSSに引かれる。また、NODEBの電位はVTを越えるか越
えない程度までしか上昇しないため、第13のトランジス
タはたとえオンしても高いオン抵抗を持ち、NODEの電
位を実質的に下げることはない。このようにして、NODE
がVDD付近の電圧まで上昇することで、第４のトランジ
スタ′がオンし、反転出力信号OUTBの取出し端子に
“L"の出力信号が得られる。
反転出力信号OUTBの取出し端子が“L"になることで、
第２のトランジスタ′がオフになる。これにより、第
２のトランジスタ′を介してNODEB側に電流が流れる
ことはない。
第２のトランジスタ′がオフになる。これにより、第
２のトランジスタ′を介してNODEB側に電流が流れる
ことはない。
一方、第６および第14のトランジスタ′，′は低
いオン抵抗でオンになり、NODEBの電位はVTを越えるか
越えない程度までしか上昇しないため、第３のトランジ
スタはオフ状態を保持するか、オンしても高いオン抵
抗を持つ。したがって、真出力信号OUTの取出し端子に
は“H"の出力信号が得られる。また、第16および第18の
トランジスタ′，′もオフ状態を保持するか、高い
オン抵抗でしかオンしない。したがって、第１の真入力
信号IN1（IN1＝VDD）は基準電位VSSに引かれることはな
い。
いオン抵抗でオンになり、NODEBの電位はVTを越えるか
越えない程度までしか上昇しないため、第３のトランジ
スタはオフ状態を保持するか、オンしても高いオン抵
抗を持つ。したがって、真出力信号OUTの取出し端子に
は“H"の出力信号が得られる。また、第16および第18の
トランジスタ′，′もオフ状態を保持するか、高い
オン抵抗でしかオンしない。したがって、第１の真入力
信号IN1（IN1＝VDD）は基準電位VSSに引かれることはな
い。
上記のように、本実施例のセンスアンプ回路では、
（VDD＞IN1B＞VT）の入力信号IN1Bを供給された方の第
５のトランジスタは高いオン抵抗でオンする。また、
このトランジスタと並列に接続された第13のトランジ
スタもオフ状態を保持するか、高いオン抵抗でオンに
なる。このような高いオン抵抗のため、とを流れる
電流、とを流れる電流は少ない。
（VDD＞IN1B＞VT）の入力信号IN1Bを供給された方の第
５のトランジスタは高いオン抵抗でオンする。また、
このトランジスタと並列に接続された第13のトランジ
スタもオフ状態を保持するか、高いオン抵抗でオンに
なる。このような高いオン抵抗のため、とを流れる
電流、とを流れる電流は少ない。
一方、（IN1＝VDD）の入力信号IN1を供給された方の
第６のトランジスタ′は低いオン抵抗でオンする。ま
た、このトランジスタ′と並列に接続された第14のト
ランジスタ′も低いオン抵抗でオンする。しかし、第
２のトランジスタ′がオフになるため、これらオン状
態のトランジスタ′，′を実質的な電流が流れるこ
とはない。また、第16のトランジスタ′が高いオン抵
抗でしかオンしないため、トランジスタ′，′を介
して流れる電流も少ない。
第６のトランジスタ′は低いオン抵抗でオンする。ま
た、このトランジスタ′と並列に接続された第14のト
ランジスタ′も低いオン抵抗でオンする。しかし、第
２のトランジスタ′がオフになるため、これらオン状
態のトランジスタ′，′を実質的な電流が流れるこ
とはない。また、第16のトランジスタ′が高いオン抵
抗でしかオンしないため、トランジスタ′，′を介
して流れる電流も少ない。
第２の真入力信号IN2および反転入力信号IN2Bが入力
されたときも、上記の同様の動作が行われ、上記と同様
の作用が奏される。
されたときも、上記の同様の動作が行われ、上記と同様
の作用が奏される。
このように、本実施例のセンスアンプ回路では、貫通
電流が少なく、低パワー化が可能となる。トランジスタ
，′および，′が付加されていることで、消費
電力の節約が一層向上している。
電流が少なく、低パワー化が可能となる。トランジスタ
，′および，′が付加されていることで、消費
電力の節約が一層向上している。
また、上記のような２入力供給方式において、T1をオ
ン→オフ、T2をオン→オフ、T1をオン→オフ……のよう
に、各トランスファゲートの選択動作によって入力の切
換えを連続して、かつ高速に行うことができる。即ち、
NODEとNODEBに、と′に対し互いに並列に、′
を設けて、各ゲート入力をトランスファゲート、及
び′、′でコントロールし、高速に２入力の切換え
を可能にしている。
ン→オフ、T2をオン→オフ、T1をオン→オフ……のよう
に、各トランスファゲートの選択動作によって入力の切
換えを連続して、かつ高速に行うことができる。即ち、
NODEとNODEBに、と′に対し互いに並列に、′
を設けて、各ゲート入力をトランスファゲート、及
び′、′でコントロールし、高速に２入力の切換え
を可能にしている。
第２図は、上記のセンスアンプ回路をビデオRAMのシ
リアルのIOB（入出力バッファ）に使用した例を示す。
リアルのIOB（入出力バッファ）に使用した例を示す。
このビデオRAMにおいて、メモリ・セル（ランダムポ
ーション）に付加されたシリアルポーションの動作は通
常次のように行われる。即ち、データ・レジスタからＩ
のようにデータをシリアル・データ・バスに乗せ、これ
をIIのように上記センスアンプ回路からなる２入力ロウ
パワーIOBでセンシングし、IIIのようにシリアル・アウ
トプット・バッファに送り、IVで出力するが、このサイ
クルは33nsecである。ところが、ミッド・スキャン・ロ
ードでは、メモリ・セルからデータ・レジスタへのトラ
ンスファＶから、Ｉ→II→III→IVまでのサイクルも33n
secで行われなければならない。
ーション）に付加されたシリアルポーションの動作は通
常次のように行われる。即ち、データ・レジスタからＩ
のようにデータをシリアル・データ・バスに乗せ、これ
をIIのように上記センスアンプ回路からなる２入力ロウ
パワーIOBでセンシングし、IIIのようにシリアル・アウ
トプット・バッファに送り、IVで出力するが、このサイ
クルは33nsecである。ところが、ミッド・スキャン・ロ
ードでは、メモリ・セルからデータ・レジスタへのトラ
ンスファＶから、Ｉ→II→III→IVまでのサイクルも33n
secで行われなければならない。
ここで、本発明によるセンスアンプ回路を２入力ロウ
パワー1OBとして用いると、トランスファＶ時はランダ
ムポーションは動かないので、ランダム・データ・バス
を用いて通常はＩ′→VIと接続されるが、Ｉ′→II′→
III→IVと接続して第１のデータを出力する。そして第
２のデータ入力が入るときは、上記のようにＩ→II→II
I→IVと出力する。
パワー1OBとして用いると、トランスファＶ時はランダ
ムポーションは動かないので、ランダム・データ・バス
を用いて通常はＩ′→VIと接続されるが、Ｉ′→II′→
III→IVと接続して第１のデータを出力する。そして第
２のデータ入力が入るときは、上記のようにＩ→II→II
I→IVと出力する。
なお、−12のタイミング（RASからのアクセルタイム
が120nsec）では、ランダムサイクルタイムは230nsec、
シリアルサイクルタイムは33nsecであり、ランダムに比
べてシリアルの速さは凡そ７倍である。従って、シリア
ルのIOBはできる限り低パワーのものがよいが、これは
本発明のセンスアンプ回路が十二分に満足することが確
認されている。即ち、第３図には本発明のIOBを、第５
図には従来のIOBを用いた場合のシミュレーション結果
を示すが、ピーク電流は従来のもの（第５図）では約1.
3mAであるが、本発明のもの（第３図）は約0.5mAであっ
て、半分以下に抑えられることが分る。
が120nsec）では、ランダムサイクルタイムは230nsec、
シリアルサイクルタイムは33nsecであり、ランダムに比
べてシリアルの速さは凡そ７倍である。従って、シリア
ルのIOBはできる限り低パワーのものがよいが、これは
本発明のセンスアンプ回路が十二分に満足することが確
認されている。即ち、第３図には本発明のIOBを、第５
図には従来のIOBを用いた場合のシミュレーション結果
を示すが、ピーク電流は従来のもの（第５図）では約1.
3mAであるが、本発明のもの（第３図）は約0.5mAであっ
て、半分以下に抑えられることが分る。
以上、本発明を例示したが、上述の例は本発明の技術
的思想に基いて更に変形が可能である。
的思想に基いて更に変形が可能である。
例えば、センスアンプ回路に使用する回路素子の種類
をはじめ、接続方法等も種々変更してよい。各トランス
ファゲートのコントロール信号は公知のデコーダ方式で
得ることができるし、また切換える入力は３入力以上と
することもできる。また、本発明はビデオRAM以外のデ
バイスにも勿論適用してよい。
をはじめ、接続方法等も種々変更してよい。各トランス
ファゲートのコントロール信号は公知のデコーダ方式で
得ることができるし、また切換える入力は３入力以上と
することもできる。また、本発明はビデオRAM以外のデ
バイスにも勿論適用してよい。
ヘ．発明の作用効果 本発明のセンスアンプ回路によれば、真入力信号およ
び反転入力信号をそれぞれ対応するトランジスタのゲー
トにトランスファゲートを介して入力する構成とするこ
とにより、複数の入力信号の切換えが高速に行え、かつ
貫通電流を少なくして低消費電力で動作することができ
る。
び反転入力信号をそれぞれ対応するトランジスタのゲー
トにトランスファゲートを介して入力する構成とするこ
とにより、複数の入力信号の切換えが高速に行え、かつ
貫通電流を少なくして低消費電力で動作することができ
る。
第１図は本発明の実施例によるセンスアンプ回路の等価
回路図、第２図はビデオRAMの概略ブロック図、第３図
は同センスアンプ回路の特性を示すシミュレーション図
である。 第４図は従来のセンスアンプ回路の等価回路図、第５図
は同センスアンプ回路の特性を示すシミュレーション図
である。 なお、図面に示す符号において、 、′、、′、、′、、′、、′、
、′……MOSトランジスタ 、′、、′……トランスファゲート IN1、IN2……（トルー）真入力 IN1B、IN2B……（バー）反転入力 OUT……（トルー）真出力 OUTB……（バー）反転出力 C1……クロック である。
回路図、第２図はビデオRAMの概略ブロック図、第３図
は同センスアンプ回路の特性を示すシミュレーション図
である。 第４図は従来のセンスアンプ回路の等価回路図、第５図
は同センスアンプ回路の特性を示すシミュレーション図
である。 なお、図面に示す符号において、 、′、、′、、′、、′、、′、
、′……MOSトランジスタ 、′、、′……トランスファゲート IN1、IN2……（トルー）真入力 IN1B、IN2B……（バー）反転入力 OUT……（トルー）真出力 OUTB……（バー）反転出力 C1……クロック である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 智博 茨城県稲敷郡美浦村木原2355 日本テキ サス・インスツルメンツ株式会社内
Claims (3)
- 【請求項１】作動信号供給端子と第１のノードとの間に
接続され、そのゲート端子が真出力信号の取出し端子と
なる第１のトランジスタと、 作動信号供給端子と第２のノードとの間に接続され、そ
のゲート端子が反転出力信号の取出し端子となる第２の
トランジスタと、 前記真出力信号取出し端子および前記反転出力信号取出
し端子をプリチャージするプリチャージ手段と、 前記真出力信号取出し端子と基準電位との間に接続さ
れ、そのゲート端子が前記第２のノードに接続されてい
る第３のトランジスタと、 前記反転出力信号取出し端子と基準電位との間に接続さ
れ、そのゲート端子が前記第１のノードに接続されてい
る第４のトランジスタと、 前記第１のノードと基準電位との間に接続されている第
５のトランジスタと、 前記第２のノードと基準電位との間に接続されている第
６のトランジスタと、 そのゲート端子に印加される第１の転送制御信号に応じ
て前記第６のトランジスタのゲート端子に第１の真入力
信号を供給する第７のトランジスタと、 そのゲート端子に印加される前記第１の転送制御信号に
応じて前記第５のトランジスタのゲート端子に第１の反
転入力信号を供給する第８のトランジスタと、 前記第１のノードと基準電位との間に接続されている第
９のトランジスタと、 前記第２のノードと基準電位との間に接続されている第
10のトランジスタと、 そのゲート端子に印加される第２の転送制御信号に応じ
て前記第10のトランジスタのゲート端子に第２の真入力
信号を供給する第11のトランジスタと、 そのゲート端子に印加される前記第２の転送制御信号に
応じて前記第９のトランジスタのゲート端子に第２の反
転入力信号を供給する第12のトランジスタと を有するセンスアンプ回路。 - 【請求項２】前記第１のノードと基準電位との間に接続
され、そのゲート端子が前記第２のノードに接続されて
いる第13のトランジスタと、 前記第２のノードと基準電位との間に接続され、そのゲ
ート端子が前記第１のノードに接続されている第14のト
ランジスタと を有する特許請求の範囲第１項に記載のセンスアンプ回
路。 - 【請求項３】前記第５のトランジスタのゲート端子と基
準電位との間に接続され、そのゲート端子が前記第１の
ノードに接続されている第15のトランジスタと、 前記第６のトランジスタのゲート端子と基準電位との間
に接続され、そのゲート端子が前記第２のノードに接続
されている第16のトランジスタと、 前記第９のトランジスタのゲート端子と基準電位との間
に接続され、そのゲート端子が前記第１のノードに接続
されている第17のトランジスタと、 前記第10のトランジスタのゲート端子と基準電位との間
に接続され、そのゲート端子が前記第２のノードに接続
されている第18のトランジスタと を有する特許請求の範囲第１項または第２項に記載のセ
ンスアンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125455A JP2514330B2 (ja) | 1986-05-30 | 1986-05-30 | センスアンプ回路 |
| US07/203,608 US4808857A (en) | 1986-05-30 | 1988-06-02 | Sense amplifier circuit for switching plural inputs at low power |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125455A JP2514330B2 (ja) | 1986-05-30 | 1986-05-30 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281195A JPS62281195A (ja) | 1987-12-07 |
| JP2514330B2 true JP2514330B2 (ja) | 1996-07-10 |
Family
ID=14910520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61125455A Expired - Lifetime JP2514330B2 (ja) | 1986-05-30 | 1986-05-30 | センスアンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4808857A (ja) |
| JP (1) | JP2514330B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910008101B1 (ko) * | 1988-12-30 | 1991-10-07 | 삼성전자 주식회사 | 반도체 메모리 소자의 피드백형 데이타 출력 회로 |
| US5276369A (en) * | 1989-07-20 | 1994-01-04 | Kabushiki Kaisha Toshiba | Sense amplifier circuit having a bias current control means |
| US5325331A (en) * | 1991-04-04 | 1994-06-28 | Micron Technology, Inc. | Improved device for sensing information store in a dynamic memory |
| US5159210A (en) * | 1991-09-27 | 1992-10-27 | Cyrix Corporation | Line precharging circuits and methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629890A (en) * | 1979-08-17 | 1981-03-25 | Nec Corp | Differential circuit device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186188A (ja) * | 1983-04-07 | 1984-10-22 | Fujitsu Ltd | センス増幅器 |
| JPS6063786A (ja) * | 1983-09-17 | 1985-04-12 | Fujitsu Ltd | センスアンプ |
| US4639890A (en) * | 1983-12-30 | 1987-01-27 | Texas Instruments Incorporated | Video display system using memory with parallel and serial access employing selectable cascaded serial shift registers |
| US4689741A (en) * | 1983-12-30 | 1987-08-25 | Texas Instruments Incorporated | Video system having a dual-port memory with inhibited random access during transfer cycles |
| US4634901A (en) * | 1984-08-02 | 1987-01-06 | Texas Instruments Incorporated | Sense amplifier for CMOS semiconductor memory devices having symmetrically balanced layout |
| US4649301A (en) * | 1985-01-07 | 1987-03-10 | Thomson Components-Mostek Corp. | Multiple-input sense amplifier with two CMOS differential stages driving a high-gain stage |
| US4648077A (en) * | 1985-01-22 | 1987-03-03 | Texas Instruments Incorporated | Video serial accessed memory with midline load |
-
1986
- 1986-05-30 JP JP61125455A patent/JP2514330B2/ja not_active Expired - Lifetime
-
1988
- 1988-06-02 US US07/203,608 patent/US4808857A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629890A (en) * | 1979-08-17 | 1981-03-25 | Nec Corp | Differential circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4808857A (en) | 1989-02-28 |
| JPS62281195A (ja) | 1987-12-07 |
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