JPH02121189A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関するものである。

従来の技術 近年ますます大容量化、高集積化の進む半導体記憶装置
において、その動作時に消費される電力は増加する傾向
にある。このため、素子の発熱等による特性劣化やエレ
クトロマイグレーション等による信頼性の低下が問題に
なっている。半導体記憶装置の動作時の消費電力は、主
にビット線のプリチャージ電流によって消費され、これ
を低減することが課題の一つになっている。

この問題を解決すべ（従来から使われていた技術として
は、例えば特願昭５９−１４８０５２号公報に示されて
いるものがある。第３図は、この従来の半導体記憶装置
の回路構成を表している。

第３図における読み出し動作時の各信号波形を第４図に
示す。

第３図、第４図において、まずプリチャージ信号発生手
段によって、プリチャージ信号ΦＰが“Ｌ”となり、プ
リチャージ手段が駆動され、ブノチャージが開始される
（第４図の■の時点）。

このとき、トランスファゲート制御手段は、トランスフ
ァゲート制御信号ΦＴを“Ｈ（ハイ）”にして、トラン
スファゲートＴ、、　Ｔ２をオンさせビットａＢ、Ｂと
センスアンプ入力！＄Ｄ、Ｄを電気的に接続してあり、
さらにセンスアンプ駆動信号発生手段は、センスアンプ
駆動信号ΦＳを“Ｉ、（ロウ）”にしてセンスアンプを
オフにしている。

ビット線Ｂ、Ｂおよびセンスアンプ入力線Ｄ、Ｄがプリ
チャージされると、ΦＰを“１１”にしてプリチャージ
を終了する（第４図の■の時点）。

次に、ワード線駆動手段は、ワード線信号ΦＷを“Ｈ”
にしく第４図の■の時点）、メモリセルに記憶されてい
るデータが、ビット線間に電位差となっである程度現れ
たときにΦＳを１（”にする（第４図の■の時点）。セ
ンスアンプはオンし、センスアンプ入力線間の電位差の
増幅を開始する。この増幅が十分行われ、ビット線間の
電位差がある程度大きくなった状態で、ΦＴを“Ｌ”に
してトランスファゲートＴ、、Ｔ２をオフにするとぐ第
４図の■の時点）、ビット線Ｂ、Ｂは電気的に切り話さ
れ、センスアンプ入力線り、Ｄは急速に電位差を増大さ
れる。さらにトランスファゲートＴ、、Ｔ２をオフにし
た時点の前後でΦヤを“Ｌ”１こすると、センスアンプ
入力線から電気的に切り離されたビット線の電位は、そ
の後はとんど変化しない。

このように従来は、ビット線とセンスアンプ入力線との
間にトランスファゲートを設け、読み出し動作時に、別
途設けたトランスファゲート制御手段によって適当なタ
イミングの制御信号を発生させ、それによりトランスフ
ァゲートをオフし、さらにワード線をこれに前後して“
Ｌ”にすることにより、ビット線の電位振幅を抑え、結
果的にプリチャージ量を減少させプリチャージ電流、消
費電力を減少させていた。

発明が解決しようとする課題 しかしながら、上記の方法では、ビット線とセンスアン
プ入力線との間に設けられたトランスファゲートを制御
するための制卸手段を別途設置しなければならず、また
、この制御信号はワード線の駆動タイミングに同期して
発生させる必要があるという短所を有する。最近の半導
体記憶装置の高速化に伴い、タイミングマージンを十分
に含んだ設計は困難なものになりつつあり、新たに制御
信号を発生させることは大きな問題となる。

本発明は、上記のような従来技術の実情を鑑み、ビット
線とセンスアンプ入力線との間の電気的なスイッチング
を制御信号なしで行う機能を有する半導体記憶装置を提
供することを目的とする。

課題を解決するための手段 上記の課題を解決するために考案された本発明は、第１
．第２の入力線をもつセンスアンプと、第１．第２のビ
ット線からなるビット線対をプリチャージする第１のプ
リチャージ手段と、センスアンプの入力線対をプリチャ
ージする第２のプリチャージ手段と、プリチャージ手段
を駆動するための少なくとも１つのプリチャージ信号発
生手段と、ワード線を駆動する手段と、ワード線および
ビット線対に接続されたメモリセルと、センスアンプを
駆動するためのセンスアンプ駆動信号発生手段と、第１
のビット線と第１のセンスアンプ入力線との間を第１の
センスアンプ入力線の電位レベルに応じて電気的に接続
・遮断する第１のスイッチと、第２のビット線と第２の
センスアンプ入力線との間を第２のセンスアンプ入力線
の電位レベルに応じて電気的に接続・遮断する第２のス
イッチとを備えた構成の半導体記憶装置である。

作　　　用 上記のような構成となっている本発明では、読み出し動
作時にビット線対とセンスアンプの入力線対がプリチャ
ージされ、スイッチが電気的に接続された状態から、ま
ずワード線が“Ｈ”になり、メモリセルに記憶されてい
るデータがビット線対に電位差として読み出される。ビ
ット線間およびセンスアンプ入力線間の電位差がある程
度増えたところでセンスアンプが駆動されると、センス
アンプ入力線間の電位差は増幅され、ビット線対の低電
位状態を読み出している側のセンスアンプ入力線の電位
の低下を検出し、それに接続されているスイッチを電気
的に遮断する。さらに、その前後にワード線を“Ｌ”に
して、ビット線の電位をスイッチを遮断した時点の電位
に保ち、ビット線の電位据幅を抑えている。このように
、本発明ではビット線とセンスアンプ入力線との間を制
御信号なしでスイッチングすることが可能である。

実施例 本発明の実施例を図面を参照しながら説明する。第１図
に実施例の回路構成を示す。ここで、２１．２２はビッ
ト線とセンスアンプ入力線との間を電気的に接続・遮断
するためのスイッチ、９．１９はそれぞれスイッチ２１
．２２の構成要素でビット線とセンスアンプ入力線との
間を電気的にスイッチングするためのＰチャネルＭＯＳ
トランジスタ、１０．２０はそれぞれスイッチ２１．２
２の構成要素でセンスアンプ入力線の電位を検出するた
めのインバータである。

次に、第１図に示す本発明の実施例の読み出し動作につ
いて、第２図の各信号波形を参照しながら説明する。第
１図、第２図において、まずプリチャージ信号発生手段
１．４によってプリチャージ信号１１（ΦＰＢ）、１４
（ΦＰＤ）がＬ”になり、プリチャージ手段５，８がそ
れぞれ駆動されビット線１５　（Ｂ）、１６　（Ｂ）お
よびセンスアンプ入力線１７　（Ｄ）、１８　（Ｄ）の
プリチャージが開始される（第２図の■の時点）。この
ときセンスアンプ駆動信号発生手段３は、センスアンプ
駆動信号１３（ΦＳ）を“Ｌ　”にしてセンスアンプ７
をオフしている。

ビット線１５．１６およびセンスアンプ入力線１７．１
８がプリチャージされると、ΦＰＢ、ΦＰＤを“Ｈ”に
してプリチャージを終了する（第２図の■の時点）。プ
リチャージの終了した状態では、インバータ１０．２０
の入力は“Ｈ″、出力は“Ｌ”であるのでＰチャネルＭ
ＯＳトランジスタ９，１９は共にオン状態すなわちスイ
ッチ２１．２２は共にオン状態になっている。

次に、ワード線駆動手段２はワード線信号１２（ΦＷ）
を“Ｈ”にするとく第２図の■の時点）、メモリセル６
に記憶されているデータがビット線１５．１６に電位差
となって現れ、この電位差はオン状態のスイッチ２１．
２２を通してセンスアンプ入力線１７．１８に伝達され
る。ビット線間の電位差すなわちセンスアンプ入力線間
の電位差が、センスアンプの増幅によりセンスアンプ入
力線対の電位関係が反転することのない位十分に現れた
ときにΦ８を“Ｈ”にするとく第２図の■の時点）、セ
ンスアンプ７はオンし、センスアンプ入力線間の電位差
の増幅を開始する。

この増幅が十分行われ、センスアンプ入力線の電位がそ
れぞれ“Ｈ”とＬ″になるまで変化すると、電位が“■
、”の方のセンスアンプ入力線に接続されているスイッ
チ内のインバータの出力が“Ｈ”からＬ”に変化する。

それによって前記スイッチ内のＰチャネルＭＯＳトラン
ジスタがオフし、ビット線とセンスアンプ入力線との間
は電魚釣に切り離される。この変化の前後にΦＷをＬ　
”にしておけば、センスアンプ入力線から電気的に切り
離されたビット線の電位が完全に“Ｌ”レベルまで低下
することは阻止される（第２図の■の時点）。その後、
ビット線の電位はΦＷを“Ｌ”にした時点の電位を保持
し、はとんど変化しない。

ところで、ΦＷが“Ｌ”になるとビット線の電位はある
値（“Ｈ“レベルと“Ｌ”レベルの間の値〉をとり、そ
れを保持するが、その値はΦＷを“Ｌ”にするタイミン
グに依存する。すなわち、ΦＷを“Ｌ”にするタイミン
グが早いと“Ｈ”レベルに近い値、遅いと“Ｌ”レベル
に近い値となる。このことは、ΦＷが“Ｈ”の期間が長
いと、”Ｌ”を読み出している側のスイッチがオフにな
った後もメモリセルによってビット線の電位が低下させ
られるためである。しかし、ΦＷを“Ｌ　”にするタイ
ミングは早すぎてはならず、少なくともセンスアンプの
駆動以降にする必要がある。

第３図の従来例のようにトランスファゲートを制御信号
で駆動して、２本のビット線と２本のセンスアンプ入力
線の間を常にスイッチングする方法では、読み出し動作
が終了したときに、“Ｌ”を読み出している方のみなら
ず、“Ｈ′を読み出している方のビット線の電位まで“
Ｈルーベルから低下した状態になっていたく第４図参照
）。本発明では、２本のビット線の内の低電位状態（Ｌ
“）を読み出している側のスイッチのみをオフするので
、読み出し動作が終了したときに“Ｌ”を読み出してい
る方のビットａの電位のみ“ト■”レベルから低下する
。“Ｈ”を読み出している方のビット線の電位は、”Ｈ
”レベルのままとなる。

これらのことから、本発明では従来の方法に比べて総合
的プリチャージ量は少ないため、より消費電力を低減す
ることができる。

以上の実施例かられかるように、制御信号なしでビット
線とセンスアンプ入力線との間の電気的なスイッチング
を行う機能を本発明の半導体記憶装置は備えている。な
お本実施例は、プリチャージ信号発生手段を２つ有する
構成の例であるが、第２図に示したように２つのプリチ
ャージ信号ΦＰＢとΦＰＤを同じタイミングで発生させ
る場合にはプリチャージ信号発生手段を１つにした構成
でもよい。また、本実施例は、ビット線とセンスアンプ
入力線のプリチャージは、別々のプリチャージ手段によ
り行う構成の例であるが、センスアンプ入力線側にのみ
プリチャージ手段を設けた構成としてもよい。この構成
の場合、プリチャージは、まずセンスアンプ入力線から
行われ、それが終了するとスイッチが共にオンし、セン
スアンプ入力線とビット線が電気的に接続される。その
結果、センスアンプ入力線側からスイッチを通してビッ
ト線のプリチャージを行うことができる。

発明の効果 以上の説明から明らかなように、本発明の半導体記憶装
置は、第１．第２の入力線をもつセンスアンプと、第１
．第２のビット線からなるビット線対をプリチャージす
る第１のプリチャージ手段と、センスアンプの入力線対
をプリチャージする第２のプリチャージ手段と、プリチ
ャージ手段を駆動するための夕な（とも１つのプリチャ
ージ信号発生手段と、ワード線を駆動する手段と、ワー
ド線および前記ビット線対に接続されたメモリセルと、
センスアンプを駆動するだめのセンスアンプ駆動信号発
生手段と、第１のビット線と第１のセンスアンプ入力線
との間を第１のセンスアンプ入力線の電位レベルに応じ
て電気的に接続・遮断する第１のスイッチと、第２のビ
ット線と第２のセンスアンプ入力線との間を第２のセン
スアンプ入力線の電位レベル１こ応じて電気的に接続・
遮断する第２のスイッチとを具備した構成となっている
。そして、ビット線対とセンスアンプ入力線対がプリチ
ャージされ、スイッチが電気的に接続された状態から、
読み出し動作時に、ワード線が駆動された後、メモリセ
ルに記憶されているデータが電位差としてビット線対に
読み出され、センスアンプが駆動され、ビット線体の電
位差が十分に増幅されると、ビット線対の低電位状態を
読み出している側のビット線に接続されているスイッチ
はセンスアンプ入力線の電位の低下を検出して電気的に
遮断する。センスアンプが駆動される前後にワード線の
駆動を止めると、ピッ１１体の低電位状態を読みだして
いる側のビット線の電位は“Ｌ”レベルまで下がらず、
“Ｉ］”レベルと”Ｌ“レベルの間のある値を保持する
。このように本発明の半導体記憶装置は、従来のように
トランスファゲートの制御手段を別途設け、さらにその
制御信号を発生させる必要はなくなるという効果を有す
る。また、プリチャージ時の消費電力も従来に比べて少
な（でき、実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における実施例の半導体記憶装置の回路
構成図、第２図は同実施例の読み出し動作時の信号波形
図、第３図は従来の半導体記憶装置の回路構成図、第４
図は従来の半導体記憶装置の読み出し動作時の信号波形
図である。 １．４・・・・・・プリチャージ信号発生手段、２・・
・・・・ワード線駆動手段、３・・・・・・センスアン
プ駆動信号発生手段、５，８プリチヤ一ジ手段、６・・
・・・・メモノセル、７・・・・・・センスアンプ、９
，１９・・・・・・ＰチャネルＭＯＳトランジスタ、１
０．２０・・・・・・インバータ、２１．２２・・・・
・・スイッチ、１１．１４・・・・・プリチャージ信号
、１２・・・・・・ワード線、１３・・・・・・センス
アンプ駆動信号、１５．１６・・・・・・ビ・ソト線、
１７．１８・・・・・・センスアンプ入力線。 代理人の氏名　弁理士　粟野重孝　ほか１名菓　１　図 第２図 ！ 第 図 り 第 図

Claims (2)

【特許請求の範囲】
1. （１）第１、第２の入力線をもつセンスアンプと、第１
   、第２のビット線からなるビット線対をプリチャージす
   る第１のプリチャージ手段と、前記センスアンプの入力
   線対をプリチャージする第２のプリチャージ手段と、前
   記プリチャージ手段を駆動するための少なくとも１つの
   プリチャージ信号発生手段と、ワード線を駆動する手段
   と、前記ワード線および前記ビット線対に接続されたメ
   モリセルと、前記センスアンプを駆動するためのセンス
   アンプ駆動信号発生手段と、第１のビット線と第１のセ
   ンスアンプ入力線との間を第１のセンスアンプ入力線の
   電位レベルに応じて電気的に接続・遮断する第１のスイ
   ッチと第２のビット線と第２のセンスアンプ入力線との
   間を第２のセンスアンプ入力線の電位レベルに応じて電
   気的に接続・遮断する第２のスイッチとを具備し、前記
   ビット線対と前記センスアンプ入力線対がプリチャージ
   され、前記スイッチが電気的に接続された状態から、読
   み出し動作時に、前記ワード線が駆動された後、前記メ
   モリセルに記憶されているデータが電位差として前記ビ
   ット線対に読み出され、前記センスアンプが駆動され、
   前記ビット線対の電位差が十分に増幅されると、前記ビ
   ット線対の低電位状態を読み出している側のビット線に
   接続されている方のスイッチは、前記センスアンプ入力
   線の電位の低下を検出して電気的に遮断することを特徴
   とする半導体記憶装置。
2. （２）インバータとＰチャネルＭＯＳトランジスタとを
   具備し、前記インバータの入力は前記センスアンプ入力
   線に接続され、前記インバータの出力は前記Ｐチャネル
   ＭＯＳトランジスタのゲートに接続され、前記Ｐチャネ
   ルＭＯＳトランジスタのソース、ドレインは前記ビット
   線または前記センスアンプ入力線にそれぞれ接続された
   構成のスイッチを特徴とする請求項１に記載の半導体記
   憶装置。