JPS63144580A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS63144580A JPS63144580A JP61293853A JP29385386A JPS63144580A JP S63144580 A JPS63144580 A JP S63144580A JP 61293853 A JP61293853 A JP 61293853A JP 29385386 A JP29385386 A JP 29385386A JP S63144580 A JPS63144580 A JP S63144580A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関し、特に半絶縁性Ｉ
ｎＰ基板とＩｎＰ動作層を用いた電界効果トランジスタ
に関する。
ｎＰ基板とＩｎＰ動作層を用いた電界効果トランジスタ
に関する。
従来より、ＩｎＰ半導体結晶はＧａＡｓ半導体結晶に比
べてショットキーバリアは低いが、電子の飽和速度およ
び熱伝導率がともに大きいこと及びイオン化係数が小さ
いこと等の長所を有していることが知られており、この
長所を有するがためＩｎＰ半導体結晶を超高周波用の高
出力素子および超高速素子の材料、例えば半絶縁性Ｉｎ
Ｐ基板やＩｎＰ動作層に用いることが開発されてきた。
べてショットキーバリアは低いが、電子の飽和速度およ
び熱伝導率がともに大きいこと及びイオン化係数が小さ
いこと等の長所を有していることが知られており、この
長所を有するがためＩｎＰ半導体結晶を超高周波用の高
出力素子および超高速素子の材料、例えば半絶縁性Ｉｎ
Ｐ基板やＩｎＰ動作層に用いることが開発されてきた。
第４図はかかる従来の一例を説明するためのショトキ−
バリアゲートを用いた電界効果トランジスタＭ Ｅ Ｓ
Ｆ Ｅ Ｔ （Ｍｅｔａｌ−５ｅｍｉｃｏｎｄｕｃ
ｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の基本構造を示す断面図である。 ・ 第４図に示すように、かかる電界効果トランジスタは半
絶縁性ＩｎＰ基板１１の上にＩｎＰ動作層１２を形成し
、しかる後、このＩｎＰ動作層１２のににゲート電極１
６．およびソース電極１３．ドレイン電極１４を被着し
、これらの上から樹脂封止して製造される。。
バリアゲートを用いた電界効果トランジスタＭ Ｅ Ｓ
Ｆ Ｅ Ｔ （Ｍｅｔａｌ−５ｅｍｉｃｏｎｄｕｃ
ｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の基本構造を示す断面図である。 ・ 第４図に示すように、かかる電界効果トランジスタは半
絶縁性ＩｎＰ基板１１の上にＩｎＰ動作層１２を形成し
、しかる後、このＩｎＰ動作層１２のににゲート電極１
６．およびソース電極１３．ドレイン電極１４を被着し
、これらの上から樹脂封止して製造される。。
第５図は従来の他の例を説明するためのゲート絶縁膜を
用いた電界効果トランジスタＭＩＳ ＦＥＴ （Ｍｅ
ｔａｌ−１ｎｓｕｌａｔｏｒ−Ｓｅ＋５ｉｃｏｎｄｏｃ
ｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の基本構造を示す断面図である。
用いた電界効果トランジスタＭＩＳ ＦＥＴ （Ｍｅ
ｔａｌ−１ｎｓｕｌａｔｏｒ−Ｓｅ＋５ｉｃｏｎｄｏｃ
ｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の基本構造を示す断面図である。
第５図に示すように、このＭＩＳ ＦＥＴは半絶縁性
ＩｎＰ基板１１の上にＩｎＰ動作層１２を形成し、次に
、このＩｎＰ動作層１２を選択的にエツチング除去する
。しかる後、除去した部分を５ｉ０２膜１５で覆い、そ
の上にゲート電極１６とＩｎＰ動作層１２の上へゲート
電極１６を挟むようにソース電極１３およびドレイン電
極１４を被着形成する。なお、前記５ｉ０２膜１５はゲ
ート絶縁膜として形成される。
ＩｎＰ基板１１の上にＩｎＰ動作層１２を形成し、次に
、このＩｎＰ動作層１２を選択的にエツチング除去する
。しかる後、除去した部分を５ｉ０２膜１５で覆い、そ
の上にゲート電極１６とＩｎＰ動作層１２の上へゲート
電極１６を挟むようにソース電極１３およびドレイン電
極１４を被着形成する。なお、前記５ｉ０２膜１５はゲ
ート絶縁膜として形成される。
しかしながら、かかる従来のゲート・構造を用いたＩｏ
Ｐ電界効果トランジスタにおいては、次のような問題が
ある。
Ｐ電界効果トランジスタにおいては、次のような問題が
ある。
まづ、ＭＥＳ構造のＦＥＴにおいては、ＩｎＰ動作層に
対するショットキーのバリアハイドが０．３〜０．４ｅ
Ｖ程度しかないため逆方向のリーク電流が大きいこと及
びデーＩ・耐圧が小さいこと等の問題がある。また、Ｍ
Ｉ Ｓｌ’ｌ造のＦＥＴにおいては、ＩｎＰ動作層表
面にｎ型チャネルは容易に形成されるものの、界面変成
層の存在による電流等のドリフトが生じること及び多数
の界面準位の存在により表面ポテンシャルの曲がりが小
さくなるため、ｎ型チャネルのディプレッションモード
の素子には適応できないこと等の問題がある。
対するショットキーのバリアハイドが０．３〜０．４ｅ
Ｖ程度しかないため逆方向のリーク電流が大きいこと及
びデーＩ・耐圧が小さいこと等の問題がある。また、Ｍ
Ｉ Ｓｌ’ｌ造のＦＥＴにおいては、ＩｎＰ動作層表
面にｎ型チャネルは容易に形成されるものの、界面変成
層の存在による電流等のドリフトが生じること及び多数
の界面準位の存在により表面ポテンシャルの曲がりが小
さくなるため、ｎ型チャネルのディプレッションモード
の素子には適応できないこと等の問題がある。
一方、Ｐ−Ｎ接合を用いた電界効果トランジスタにおい
ては、ディプレッション型の素子には適用可能ではある
が、接合部の表面に露出した部分でのリーク電流が大き
くなることなどの問題がある。
ては、ディプレッション型の素子には適用可能ではある
が、接合部の表面に露出した部分でのリーク電流が大き
くなることなどの問題がある。
本発明の目的は、この様ないずれの構造でも実用上大き
な障害となっている問題点を解消し、高耐圧、高出力の
超高周波ＩｎＰ電界効果トランジスタを提供することに
ある。
な障害となっている問題点を解消し、高耐圧、高出力の
超高周波ＩｎＰ電界効果トランジスタを提供することに
ある。
本発明の電界効果トランジスタは、半絶縁性ＩｎＰ基板
と、この半絶縁性ＩｎＰ基板上に形成したＩｎＰ動作層
と、このＩｎｌ’動作層上にＡｌとＧａの組成比を前記
ＩｎＰ動作層表面から離れるにつれてＡｌが連続的にも
しくは階段状に増加するように形成したＡｊ’ ｘＧａ
ｌ−ｘＡ！ｉ層と、この＾Ｊ’ ｘＧａｌ−ｘＡＳ層上
に前記ＩｎＰ動作層の電圧・電流特性を制御するために
形成したゲート電極と、前記ＩｎＰ動作層上にオーム性
接触するように形成したソース電極およびドレイン電極
とを含んで構成される。
と、この半絶縁性ＩｎＰ基板上に形成したＩｎＰ動作層
と、このＩｎｌ’動作層上にＡｌとＧａの組成比を前記
ＩｎＰ動作層表面から離れるにつれてＡｌが連続的にも
しくは階段状に増加するように形成したＡｊ’ ｘＧａ
ｌ−ｘＡ！ｉ層と、この＾Ｊ’ ｘＧａｌ−ｘＡＳ層上
に前記ＩｎＰ動作層の電圧・電流特性を制御するために
形成したゲート電極と、前記ＩｎＰ動作層上にオーム性
接触するように形成したソース電極およびドレイン電極
とを含んで構成される。
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例を説明するための電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
第１図に示すように、まづ半絶縁性ＩｎＰ基板１上にＶ
ＰＥ法により不純物濃度Ｉ Ｘ Ｉ Ｑ １７ｃｙａ−
”のｎ型ｆｏｒ動作層２を厚さ２０００人成長させる。
ＰＥ法により不純物濃度Ｉ Ｘ Ｉ Ｑ １７ｃｙａ−
”のｎ型ｆｏｒ動作層２を厚さ２０００人成長させる。
次に、ＭＢＥ法によりノンドープ＾ｅ ｘＧａｌ−＞（
Ａｓ （アルミニウム・ガリウム砒素〉をその組成比Ｘ
を０から０．４まで徐々に変化させながら成長させ、ダ
レイディング層となるＡｌ ｘＧａ＋−ｘＡＳ層５を形
成する。しかる後、オーミックコンタクト部のノンドー
プＡｅ ｘＧａｔ−ｘＡｓ層５をエツチング除去し、最
後に通常の方法で八ｌ ｘＧａｌ−ｘＡｓ層層上上ゲー
ト電極６．ＩｎＰ動作層２上にソース電極３とドレイン
電極４をそれぞれ形成して電界効果トランジスタを実現
する。
Ａｓ （アルミニウム・ガリウム砒素〉をその組成比Ｘ
を０から０．４まで徐々に変化させながら成長させ、ダ
レイディング層となるＡｌ ｘＧａ＋−ｘＡＳ層５を形
成する。しかる後、オーミックコンタクト部のノンドー
プＡｅ ｘＧａｔ−ｘＡｓ層５をエツチング除去し、最
後に通常の方法で八ｌ ｘＧａｌ−ｘＡｓ層層上上ゲー
ト電極６．ＩｎＰ動作層２上にソース電極３とドレイン
電極４をそれぞれ形成して電界効果トランジスタを実現
する。
第２図は本発明による電界効果トランジスタの熱平衡状
態でのゲート電極下のエネルギー帯図である。
態でのゲート電極下のエネルギー帯図である。
第２図に示すように、１は前記基板領域、２はＩＮＰ動
作層領域、５はＡｌ ）（Ｇａ１−ｘＡｓ層をその組成
比Ｘを基板側から電極側へ徐々に増加させて形成したゲ
ート絶縁領域、６はゲート電極領域である。かかるエネ
ルギー帯において、Ａｌ ＸＧａ１−、ＡＳ層５とＩｎ
Ｐ動作層２との界面にはＸ＝Ｏで約ｏ、３３ｅＶの伝導
帯の不連続があり、ＩｎＰ動作層２中の電子はこの障壁
によってＡｌｆ３＜Ｇａ１−にＡｓ層５へ拡散すること
はない。一方、ＡＩ！ｘＧａｌ−ＸＡｓ層５のゲートメ
タルに対する障壁の高さはＸ ＝ ０．４で約１．２ｅ
Ｖもあり、従ってグー１−リーク電流についてもこの大
きな障壁によって十分小さくすることができる。すなわ
ち、上述のことから明らかな様に、本発明によりＩｎＰ
に対する実効的なショットキーゲートの障壁の高さを高
くすることが出来、且つ伝導帯不連続の存在によりゲー
トをある程度順方向にバイアスしてもゲートを流れる電
流を十分小さくすることができる。また、ＡＩ！χＧａ
ｔ−ＸＡｓ層５とＩｎＰ動作層２との界面はエピタキ
シャル成長をしたベテロ接合面であり、界面準位密度の
小さい良好な特性が得られる。更に、格子不整にもかか
わらず、Ａｌ ｘＧａｌ−ＸＡｓ層５は良好な結晶が得
られるので良質のゲート絶縁膜の形成が可能となる。
作層領域、５はＡｌ ）（Ｇａ１−ｘＡｓ層をその組成
比Ｘを基板側から電極側へ徐々に増加させて形成したゲ
ート絶縁領域、６はゲート電極領域である。かかるエネ
ルギー帯において、Ａｌ ＸＧａ１−、ＡＳ層５とＩｎ
Ｐ動作層２との界面にはＸ＝Ｏで約ｏ、３３ｅＶの伝導
帯の不連続があり、ＩｎＰ動作層２中の電子はこの障壁
によってＡｌｆ３＜Ｇａ１−にＡｓ層５へ拡散すること
はない。一方、ＡＩ！ｘＧａｌ−ＸＡｓ層５のゲートメ
タルに対する障壁の高さはＸ ＝ ０．４で約１．２ｅ
Ｖもあり、従ってグー１−リーク電流についてもこの大
きな障壁によって十分小さくすることができる。すなわ
ち、上述のことから明らかな様に、本発明によりＩｎＰ
に対する実効的なショットキーゲートの障壁の高さを高
くすることが出来、且つ伝導帯不連続の存在によりゲー
トをある程度順方向にバイアスしてもゲートを流れる電
流を十分小さくすることができる。また、ＡＩ！χＧａ
ｔ−ＸＡｓ層５とＩｎＰ動作層２との界面はエピタキ
シャル成長をしたベテロ接合面であり、界面準位密度の
小さい良好な特性が得られる。更に、格子不整にもかか
わらず、Ａｌ ｘＧａｌ−ＸＡｓ層５は良好な結晶が得
られるので良質のゲート絶縁膜の形成が可能となる。
以上のことから、本発明においては界面特性の良°好な
ゲートリーク電流の小さい電界効果トランジスタが得ら
れる。
ゲートリーク電流の小さい電界効果トランジスタが得ら
れる。
第３図は本発明および従来の電界効果トランジスタのデ
ー１−・ソース間の電圧−電流特性図である。
ー１−・ソース間の電圧−電流特性図である。
第３図に示すように、（イ）は本発明の電界効果トラン
ジスタにおける電、圧−電流特性を示し、（＋？）は従
来技術によるショットキーゲートの電界効果トランジス
タにおける電圧−電流特性を示す。
ジスタにおける電、圧−電流特性を示し、（＋？）は従
来技術によるショットキーゲートの電界効果トランジス
タにおける電圧−電流特性を示す。
本発明による電界効果トランジスタのソース・ゲート間
の電流−電圧特性（イ）は、従来の特性（ｔＦ）に比べ
て実効的な立ち上り電圧が大きく、且つ逆方向のリーク
電流は小さく耐圧もきわめて大きい特性が得られる。ま
た、静特性におけるしステリシスも小さく、電流等のド
リフトのない良好な特性が得られる。
の電流−電圧特性（イ）は、従来の特性（ｔＦ）に比べ
て実効的な立ち上り電圧が大きく、且つ逆方向のリーク
電流は小さく耐圧もきわめて大きい特性が得られる。ま
た、静特性におけるしステリシスも小さく、電流等のド
リフトのない良好な特性が得られる。
なお、本実施例においては、ｎ型ｆＰ動作層を有するデ
ィプレッション型ＦＥＴについて説明したが、高純度あ
るいはＰ−型１ｏＰ層あるいは半絶縁性ＩｎＰ基板のそ
れぞれの表面をチャネルとするエンハンスメト型ＦＥＴ
にも本発明を適用することができる。
ィプレッション型ＦＥＴについて説明したが、高純度あ
るいはＰ−型１ｏＰ層あるいは半絶縁性ＩｎＰ基板のそ
れぞれの表面をチャネルとするエンハンスメト型ＦＥＴ
にも本発明を適用することができる。
以上説明したとおり、本発明は半絶縁性ＩｎＰ基板上に
ＩｎＰ動作層を形成し、そのＩｎＰ動作層の上にＡｌ
ＧａＡｓ層を形成すること及びその人ｊ７ ＧａＡｓ層
のうちのＡｌとＧａの組成比をＩｎＰ動作層表面から離
れるにつれて八ｌが連続的もしくは階段状に増加するよ
うに形成することにより、高耐圧且つ高出力の超高周波
ＩｎＰ電界効果トラジスタが実現でき、今後の通信およ
び情報技術に寄与できる効果がある。
ＩｎＰ動作層を形成し、そのＩｎＰ動作層の上にＡｌ
ＧａＡｓ層を形成すること及びその人ｊ７ ＧａＡｓ層
のうちのＡｌとＧａの組成比をＩｎＰ動作層表面から離
れるにつれて八ｌが連続的もしくは階段状に増加するよ
うに形成することにより、高耐圧且つ高出力の超高周波
ＩｎＰ電界効果トラジスタが実現でき、今後の通信およ
び情報技術に寄与できる効果がある。
第１図は本発明の一実施例を説明するための電界効果ト
ランジスタの断面図、第２図は第１図に示すゲート電極
下のエネルギー帯図、第３図は本発明および従来の電界
効果トランジスタにおけるゲート・ソース間の電圧−電
流特性図、第４図および第５図はともに従来の例を説明
するための電界効果トランジスタの断面図である。 １・・・半絶縁性ＩｎＰ基板、２・・・ＩｎＰ動作層、
３・・・ソース電極、４・・・ドレイン電極、５・・・
ｋｌ Ｘａａｌ−ＸＡｓ層、６・・・ゲート電極。 第１図 第２図 第３図
ランジスタの断面図、第２図は第１図に示すゲート電極
下のエネルギー帯図、第３図は本発明および従来の電界
効果トランジスタにおけるゲート・ソース間の電圧−電
流特性図、第４図および第５図はともに従来の例を説明
するための電界効果トランジスタの断面図である。 １・・・半絶縁性ＩｎＰ基板、２・・・ＩｎＰ動作層、
３・・・ソース電極、４・・・ドレイン電極、５・・・
ｋｌ Ｘａａｌ−ＸＡｓ層、６・・・ゲート電極。 第１図 第２図 第３図
Claims (1)
- 半絶縁性ＩｎＰ基板と、この半絶縁性ＩｎＰ基板上に形
成したＩｎＰ動作層と、このＩｎＰ動作層上にＡｌとＧ
ａの組成比を前記ＩｎＰ動作層表面から離れるにつれて
Ａｌが連続的にもしくは階段状に増加するように形成し
たＡｌ＿ｘＧａ＿１＿−＿ｘＡｓ層と、このＡｌ＿ｘＧ
ａ＿１＿−＿ｘＡｓ層上に前記ＩｎＰ動作層の電圧・電
流特性を制御するために形成したゲート電極と、前記Ｉ
ｎＰ動作層上にオーム性接触するように形成したソース
電極およびドレイン電極とを含むことを特徴とする電界
効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293853A JPS63144580A (ja) | 1986-12-09 | 1986-12-09 | 電界効果トランジスタ |
| DE8787118245T DE3781389T2 (de) | 1986-12-09 | 1987-12-09 | Indium-phosphide feldeffekttransistor mit hetero-mis-gate. |
| US07/130,575 US4837605A (en) | 1986-12-09 | 1987-12-09 | Indium-phosphide hetero-MIS-gate field effect transistor |
| EP87118245A EP0271080B1 (en) | 1986-12-09 | 1987-12-09 | Indium-phosphide hetero-mis-gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293853A JPS63144580A (ja) | 1986-12-09 | 1986-12-09 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63144580A true JPS63144580A (ja) | 1988-06-16 |
| JPH0261149B2 JPH0261149B2 (ja) | 1990-12-19 |
Family
ID=17800002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293853A Granted JPS63144580A (ja) | 1986-12-09 | 1986-12-09 | 電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4837605A (ja) |
| EP (1) | EP0271080B1 (ja) |
| JP (1) | JPS63144580A (ja) |
| DE (1) | DE3781389T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031547A (ja) * | 1989-05-29 | 1991-01-08 | Mitsubishi Electric Corp | 化合物半導体ｍｉｓ・ｆｅｔおよびその製造方法 |
| JP2008527302A (ja) * | 2005-01-14 | 2008-07-24 | エレクトロラックス ホーム プロダクツ コーポレイション ナームロゼ フェンノートシャップ | モジュラー型冷蔵ユニット及びモジュラー型冷蔵ユニットを冷蔵機器のキャビネットに組み立てる方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900481B2 (en) * | 2002-02-21 | 2005-05-31 | Intel Corporation | Non-silicon semiconductor and high-k gate dielectric metal oxide semiconductor field effect transistors |
| KR102425892B1 (ko) * | 2020-09-09 | 2022-07-26 | 연세대학교 산학협력단 | 인듐과 인을 포함하는 층상구조 화합물, 나노시트 및 이를 이용한 전기 소자 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4117504A (en) * | 1976-08-06 | 1978-09-26 | Vadim Nikolaevich Maslov | Heterogeneous semiconductor structure with composition gradient and method for producing same |
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