JPH0261149B2 - - Google Patents
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- JPH0261149B2 JPH0261149B2 JP61293853A JP29385386A JPH0261149B2 JP H0261149 B2 JPH0261149 B2 JP H0261149B2 JP 61293853 A JP61293853 A JP 61293853A JP 29385386 A JP29385386 A JP 29385386A JP H0261149 B2 JPH0261149 B2 JP H0261149B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関し、特に半
絶縁性InP基板とInP動作層を用いた電界効果ト
ランジスタに関する。
絶縁性InP基板とInP動作層を用いた電界効果ト
ランジスタに関する。
従来より、InP半導体結晶はGaAs半導体結晶
に比べてシヨツトキーバリアは低いが、電子の飽
和速度および熱伝導率がともに大きいこと及びイ
オン化係数が小さいこと等の長所を有しているこ
とが知られており、この長所を有するがためInP
半導体結晶を超高周波用の高出力素子および超高
速素子の材料、例えば半絶縁性InP基板やInP動
作層に用いることが開発されてきた。
に比べてシヨツトキーバリアは低いが、電子の飽
和速度および熱伝導率がともに大きいこと及びイ
オン化係数が小さいこと等の長所を有しているこ
とが知られており、この長所を有するがためInP
半導体結晶を超高周波用の高出力素子および超高
速素子の材料、例えば半絶縁性InP基板やInP動
作層に用いることが開発されてきた。
第４図はかかる従来の一例を説明するためのシ
ヨツトキーバリアゲートを用いた電界効果トラン
ジスタMES FET（Metal−Semiconductor
Field Effect Transistor）の基本構造を示す断
面図である。
ヨツトキーバリアゲートを用いた電界効果トラン
ジスタMES FET（Metal−Semiconductor
Field Effect Transistor）の基本構造を示す断
面図である。
第４図に示すように、かかる電界効果トランジ
スタは半絶縁性InP基板１１の上にInP動作層１
２を形成し、しかる後、このInP動作層１２の上
にゲート電極１６、およびソース電極１３、ドレ
イン電極１４を被着し、これらの上から樹脂封止
して製造される。
スタは半絶縁性InP基板１１の上にInP動作層１
２を形成し、しかる後、このInP動作層１２の上
にゲート電極１６、およびソース電極１３、ドレ
イン電極１４を被着し、これらの上から樹脂封止
して製造される。
第５図は従来の他の例を説明するためのゲート
絶縁膜を用いた電界効果トランジスタMIS FET
（Metal−Insulator−Semiconductor Field
Effect Transistor）の基本構造を示す断面図で
ある。
絶縁膜を用いた電界効果トランジスタMIS FET
（Metal−Insulator−Semiconductor Field
Effect Transistor）の基本構造を示す断面図で
ある。
第５図に示すように、このMIS FETは半絶縁
性InP基板１１の上にInP動作層１２を形成し、
次に、このInP動作層１２を選択的にエツチング
除去する。しかる後、除去した部分をSiO2膜１
５で覆い、その上にゲート電極１６とInP動作層
１２の上へゲート電極１６を挟むようにソース電
極１３およびドレイン電極１４を被着形成する。
なお、前記SiO2膜１５はゲート絶縁膜として形
成される。
性InP基板１１の上にInP動作層１２を形成し、
次に、このInP動作層１２を選択的にエツチング
除去する。しかる後、除去した部分をSiO2膜１
５で覆い、その上にゲート電極１６とInP動作層
１２の上へゲート電極１６を挟むようにソース電
極１３およびドレイン電極１４を被着形成する。
なお、前記SiO2膜１５はゲート絶縁膜として形
成される。
しかしながら、かかる従来のゲート構造を用い
たInP電界効果トランジスタにおいては、次のよ
うな問題がある。
たInP電界効果トランジスタにおいては、次のよ
うな問題がある。
まづ、MES構造のFETにおいては、InP動作
層に対するシヨツトキーのバリアハイトが0.3〜
0.4eV程度しかないため逆方向のリーク電流が大
きいこと及びゲート耐圧が小さいこと等の問題が
ある。また、MIS構造のFETにおいては、InP動
作層表面にｎ型チヤネルは容易に形成されるもの
の、界面変成層の存在による電流等のドリフトが
生じること及び多数の界面準位の存在により表面
ポテンシヤルの曲がりが小さくなるため、ｎ型チ
ヤネルのデイプレツシヨンモードの素子には適応
できないこと等の問題がある。
層に対するシヨツトキーのバリアハイトが0.3〜
0.4eV程度しかないため逆方向のリーク電流が大
きいこと及びゲート耐圧が小さいこと等の問題が
ある。また、MIS構造のFETにおいては、InP動
作層表面にｎ型チヤネルは容易に形成されるもの
の、界面変成層の存在による電流等のドリフトが
生じること及び多数の界面準位の存在により表面
ポテンシヤルの曲がりが小さくなるため、ｎ型チ
ヤネルのデイプレツシヨンモードの素子には適応
できないこと等の問題がある。
一方、Ｐ−Ｎ接合を用いた電界効果トランジス
タにおいては、デイプレツシヨン型の素子には適
用可能ではあるが、接合部の表面に露出した部分
でのリーク電流が大きくなることなどの問題があ
る。
タにおいては、デイプレツシヨン型の素子には適
用可能ではあるが、接合部の表面に露出した部分
でのリーク電流が大きくなることなどの問題があ
る。
本発明の目的は、この様ないずれの構造でも実
用上大きな障害となつている問題点を解消し、高
耐圧、高出力の超高周波InP電界効果トランジス
タを提供することにある。
用上大きな障害となつている問題点を解消し、高
耐圧、高出力の超高周波InP電界効果トランジス
タを提供することにある。
本発明の電界効果トランジスタは、半絶縁性
InP基板と、この半絶縁性InP基板上に形成した
InP動作層と、このInP動作層上にAlとGaの組成
比を前記InP動作層表面から離れるにつれてAlが
連続的にもしくは段階状に増加するように形成し
たAlxGa1-xAs層と、このAlxGa1-xAs層上に前記
InP動作層の電圧・電流特性を制御するために形
成したゲート電極と、前記InP動作層上にオーム
性接触するように形成したソース電極およびドレ
イン電極とを含んで構成される。
InP基板と、この半絶縁性InP基板上に形成した
InP動作層と、このInP動作層上にAlとGaの組成
比を前記InP動作層表面から離れるにつれてAlが
連続的にもしくは段階状に増加するように形成し
たAlxGa1-xAs層と、このAlxGa1-xAs層上に前記
InP動作層の電圧・電流特性を制御するために形
成したゲート電極と、前記InP動作層上にオーム
性接触するように形成したソース電極およびドレ
イン電極とを含んで構成される。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第１図は本発明の一実施例を説明するための電
界効果トランジスタの断面図である。
界効果トランジスタの断面図である。
第１図に示すように、まづ半絶縁性InP基板１
上にVPE法により不純物濃度１×1017cm-3のｎ型
InP動作層２を厚さ2000Å成長させる。次に、
MBE法によりノンドープAlxGa1-xAs（アルミニ
ウム・ガリウム砒素）をその組成比Ｘを０から
0.4まで徐々に変化させながら成長させ、グレイ
デイング層となるAlxGa1-xAs層５を形成する。
しかる後、オーミツクコンタクト部のノンドープ
AlxGa1-xAs層５をエツチング除去し、最後に通
常の方法でAlxGa1-xAs層５上にゲート電極６、
InP動作層２上にソース電極３とドレイン電極４
をそれぞれ形成して電界効果トランジスタを実現
する。
上にVPE法により不純物濃度１×1017cm-3のｎ型
InP動作層２を厚さ2000Å成長させる。次に、
MBE法によりノンドープAlxGa1-xAs（アルミニ
ウム・ガリウム砒素）をその組成比Ｘを０から
0.4まで徐々に変化させながら成長させ、グレイ
デイング層となるAlxGa1-xAs層５を形成する。
しかる後、オーミツクコンタクト部のノンドープ
AlxGa1-xAs層５をエツチング除去し、最後に通
常の方法でAlxGa1-xAs層５上にゲート電極６、
InP動作層２上にソース電極３とドレイン電極４
をそれぞれ形成して電界効果トランジスタを実現
する。
第２図は本発明による電界効果トランジスタの
熱平衡状態でのゲート電極下のエネルギー帯図で
ある。
熱平衡状態でのゲート電極下のエネルギー帯図で
ある。
第２図に示すように、１は前記基板領域、２は
INP動作層領域、５はAlxGa1-xAs層をその組成
比Ｘを基板側から電極側へ徐々に増加させて形成
したゲート絶縁領域、６はゲート電極領域であ
る。かかるエネルギー帯において、AlxGa1-xAs
層５とInP動作層２との界面にはＸ＝０で約
0.33eVの伝導帯の不連続があり、InP動作層２中
の電子はこの障壁によつてAlxGa1-xAs層５へ拡
散することはない。一方、AlxGa1-xAs層５のゲ
ートメタルに対する障壁の高さはＸ＝0.4で約
1.2eVもあり、従つてゲートリーク電流について
もこの大きな障壁によつて十分小さくすることが
できる。すなわち、上述のことから明らかな様
に、本発明によりInPに対する実効的なシヨツト
キーゲートの障壁の高さを高くすることが出来、
且つ伝導帯不連続の存在によりゲートをある程度
順方向にバイアスしてもゲートを流れる電流を十
分小さくすることができる。また、AlxGa1-xAs
層５とInP動作層２との界面はエピタキシヤル成
長をしたヘテロ接合面であり、界面準位密度の小
さい良好な特性が得られる。更に、格子不整にも
かかわらず、AlxGa1-xAs層５は良好な結晶が得
られるので良質のゲート絶縁膜の形成が可能とな
る。以上のことから、本発明においては界面特性
の良好なゲートリーク電流の小さい電界効果トラ
ンジスタが得られる。
INP動作層領域、５はAlxGa1-xAs層をその組成
比Ｘを基板側から電極側へ徐々に増加させて形成
したゲート絶縁領域、６はゲート電極領域であ
る。かかるエネルギー帯において、AlxGa1-xAs
層５とInP動作層２との界面にはＸ＝０で約
0.33eVの伝導帯の不連続があり、InP動作層２中
の電子はこの障壁によつてAlxGa1-xAs層５へ拡
散することはない。一方、AlxGa1-xAs層５のゲ
ートメタルに対する障壁の高さはＸ＝0.4で約
1.2eVもあり、従つてゲートリーク電流について
もこの大きな障壁によつて十分小さくすることが
できる。すなわち、上述のことから明らかな様
に、本発明によりInPに対する実効的なシヨツト
キーゲートの障壁の高さを高くすることが出来、
且つ伝導帯不連続の存在によりゲートをある程度
順方向にバイアスしてもゲートを流れる電流を十
分小さくすることができる。また、AlxGa1-xAs
層５とInP動作層２との界面はエピタキシヤル成
長をしたヘテロ接合面であり、界面準位密度の小
さい良好な特性が得られる。更に、格子不整にも
かかわらず、AlxGa1-xAs層５は良好な結晶が得
られるので良質のゲート絶縁膜の形成が可能とな
る。以上のことから、本発明においては界面特性
の良好なゲートリーク電流の小さい電界効果トラ
ンジスタが得られる。
第３図は本発明および従来の電界効果トランジ
スアのゲート・ソース間の電圧−電流特性図であ
る。
スアのゲート・ソース間の電圧−電流特性図であ
る。
第３図に示すように、イは本発明の電界効果ト
ランジスタにおける電圧−電流特性を示し、ロは
従来技術によるシヨツトキーゲートの電界効果ト
ランジスタにおける電圧−電流特性を示す。
ランジスタにおける電圧−電流特性を示し、ロは
従来技術によるシヨツトキーゲートの電界効果ト
ランジスタにおける電圧−電流特性を示す。
本発明による電界効果トランジスタのソース・
ゲート間の電流−電圧特性イは、従来の特性ロに
比べて実効的な立ち上り電圧が大きく、且つ逆方
向のリーク電流は小さく耐圧もきわめて大きい特
性が得られる。また、静特性におけるヒステリシ
スも小さく、電流等のドリフトのない良好な特性
が得られる。
ゲート間の電流−電圧特性イは、従来の特性ロに
比べて実効的な立ち上り電圧が大きく、且つ逆方
向のリーク電流は小さく耐圧もきわめて大きい特
性が得られる。また、静特性におけるヒステリシ
スも小さく、電流等のドリフトのない良好な特性
が得られる。
なお、本実施例においては、ｎ型InP動作層を
有するデイプレツシヨン型FETについて説明し
たが、高純度あるいはP-型InP層あるいは半絶縁
性InP基板のそれぞれの表面をチヤネルとするエ
ンハンスメト型FETにも本発明を適用すること
ができる。
有するデイプレツシヨン型FETについて説明し
たが、高純度あるいはP-型InP層あるいは半絶縁
性InP基板のそれぞれの表面をチヤネルとするエ
ンハンスメト型FETにも本発明を適用すること
ができる。
以上説明したとおり、本発明は半絶縁性InP基
板上にInP動作層を形成し、そのInP動作層の上
にAlGaAs層を形成すること及びそのAlGaAs層
のうちのAlとGaの組成比をInP動作層表面から
離れるにつれてAlが連続的もしくは階段状に増
加するように形成することにより、高耐圧且つ高
出力の超高周波InP電界効果トランジスタが実現
でき、今後の通信および情報技術に寄与できる効
果がある。
板上にInP動作層を形成し、そのInP動作層の上
にAlGaAs層を形成すること及びそのAlGaAs層
のうちのAlとGaの組成比をInP動作層表面から
離れるにつれてAlが連続的もしくは階段状に増
加するように形成することにより、高耐圧且つ高
出力の超高周波InP電界効果トランジスタが実現
でき、今後の通信および情報技術に寄与できる効
果がある。
第１図は本発明の一実施例を説明するための電
界効果トランジスタの断面図、第２図は第１図に
示すゲート電極下のエネルギー帯図、第３図は本
発明および従来の電界効果トランジスタにおける
ゲート・ソース間の電圧−電流特性図、第４図お
よび第５図はともに従来の例を説明するための電
界効果トランジスタの断面図である。 １……半絶縁性InP基板、２……InP動作層、
３……ソース電極、４……ドレイン電極、５……
AlxGa1-xAs層、６……ゲート電極。
界効果トランジスタの断面図、第２図は第１図に
示すゲート電極下のエネルギー帯図、第３図は本
発明および従来の電界効果トランジスタにおける
ゲート・ソース間の電圧−電流特性図、第４図お
よび第５図はともに従来の例を説明するための電
界効果トランジスタの断面図である。 １……半絶縁性InP基板、２……InP動作層、
３……ソース電極、４……ドレイン電極、５……
AlxGa1-xAs層、６……ゲート電極。
Claims (1)
- １ 半絶縁性InP基板と、この半絶縁性InP基板
上に形成したInP動作層と、このInP動作層上に
AlとGaの組成比を前記InP動作層表面から離れ
るにつれてAlが連続的にもしくは段階状に増加
するように形成したAlxGa1-xAs層と、このAlx
Ga1-xAs層上に前記InP動作層の電圧・電流特性
を制御するために形成したゲート電極と、前記
InP動作層上にオーム性接触するように形成した
ソース電極およびドレイン電極とを含むことを特
徴とする電界効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293853A JPS63144580A (ja) | 1986-12-09 | 1986-12-09 | 電界効果トランジスタ |
| EP87118245A EP0271080B1 (en) | 1986-12-09 | 1987-12-09 | Indium-phosphide hetero-mis-gate field effect transistor |
| US07/130,575 US4837605A (en) | 1986-12-09 | 1987-12-09 | Indium-phosphide hetero-MIS-gate field effect transistor |
| DE8787118245T DE3781389T2 (de) | 1986-12-09 | 1987-12-09 | Indium-phosphide feldeffekttransistor mit hetero-mis-gate. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293853A JPS63144580A (ja) | 1986-12-09 | 1986-12-09 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63144580A JPS63144580A (ja) | 1988-06-16 |
| JPH0261149B2 true JPH0261149B2 (ja) | 1990-12-19 |
Family
ID=17800002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293853A Granted JPS63144580A (ja) | 1986-12-09 | 1986-12-09 | 電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4837605A (ja) |
| EP (1) | EP0271080B1 (ja) |
| JP (1) | JPS63144580A (ja) |
| DE (1) | DE3781389T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH031547A (ja) * | 1989-05-29 | 1991-01-08 | Mitsubishi Electric Corp | 化合物半導体ｍｉｓ・ｆｅｔおよびその製造方法 |
| US6900481B2 (en) * | 2002-02-21 | 2005-05-31 | Intel Corporation | Non-silicon semiconductor and high-k gate dielectric metal oxide semiconductor field effect transistors |
| EP1691152A1 (en) * | 2005-01-14 | 2006-08-16 | Electrolux Home Products Corporation N.V. | Modular refrigeration unit and process for assembling a modular refrigeration unit to a cabinet of a refrigeration appliance |
| KR102425892B1 (ko) | 2020-09-09 | 2022-07-26 | 연세대학교 산학협력단 | 인듐과 인을 포함하는 층상구조 화합물, 나노시트 및 이를 이용한 전기 소자 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4117504A (en) * | 1976-08-06 | 1978-09-26 | Vadim Nikolaevich Maslov | Heterogeneous semiconductor structure with composition gradient and method for producing same |
| US4160261A (en) * | 1978-01-13 | 1979-07-03 | Bell Telephone Laboratories, Incorporated | Mis heterojunction structures |
| US4757358A (en) * | 1982-03-12 | 1988-07-12 | International Business Machines Corporation | MESFET semiconductor device fabrication with same metal contacting source, drain and gate regions |
| US4745447A (en) * | 1985-06-14 | 1988-05-17 | American Telephone And Telegraph Company, At&T Bell Laboratories | Gallium arsenide on gallium indium arsenide Schottky barrier device |
-
1986
- 1986-12-09 JP JP61293853A patent/JPS63144580A/ja active Granted
-
1987
- 1987-12-09 EP EP87118245A patent/EP0271080B1/en not_active Expired - Lifetime
- 1987-12-09 US US07/130,575 patent/US4837605A/en not_active Expired - Lifetime
- 1987-12-09 DE DE8787118245T patent/DE3781389T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0271080A3 (en) | 1990-03-14 |
| EP0271080B1 (en) | 1992-08-26 |
| US4837605A (en) | 1989-06-06 |
| JPS63144580A (ja) | 1988-06-16 |
| DE3781389T2 (de) | 1993-03-18 |
| DE3781389D1 (de) | 1992-10-01 |
| EP0271080A2 (en) | 1988-06-15 |
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