JPH06120524A - デュアルゲートの金属半導体電界効果トランジスタ及びその製造方法 - Google Patents
デュアルゲートの金属半導体電界効果トランジスタ及びその製造方法Info
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- JPH06120524A JPH06120524A JP5070389A JP7038993A JPH06120524A JP H06120524 A JPH06120524 A JP H06120524A JP 5070389 A JP5070389 A JP 5070389A JP 7038993 A JP7038993 A JP 7038993A JP H06120524 A JPH06120524 A JP H06120524A
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- 239000004065 semiconductor Substances 0.000 title claims description 91
- 239000002184 metal Substances 0.000 title claims description 28
- 230000005669 field effect Effects 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 230000009977 dual effect Effects 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000011800 void material Substances 0.000 claims description 17
- 150000001875 compounds Chemical class 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims 1
- 230000005684 electric field Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66886—Lateral transistors with two or more independent gates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
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Abstract
(57)【要約】 （修正有）
【目的】 選択的ＭＯＣＶＤ方法によりボイドを形成し
て伝導層の厚さを調節するとができ、半導体基板と伝導
層が従来のように高抵抗のバッファ層を形成しなくて
も、漏れ電流を防止することができ、低雑音及び高利得
の特性を持つデュアルゲートの金属半導体電界効果トラ
ンジスタを提供する。 【構成】 半絶縁性の半導体基板３１と、基板上に＜１
１０＞方向と所定の角にチルトされるように形成して互
いに異なる幅を持つ第１及び第２絶縁膜のストライプパ
ターン３３，３５と、それらの上に第１及び第２ボイド
４３，４５を持つＮ+ 形ＧａＡｓ層３７と、それと連続
して形成されたＮ形ＧａＡｓ層である伝導層３９と、ソ
ース・ドレイン領域４７，４９と、前記第１及び第２絶
縁膜のストライプパターンと対応する位置の前記伝導層
上に互いに異なる大きさの幅を持つように形成された第
１及び第２ゲート電極５３，５５と、４７，４９上に形
成された電極５７，５９とから構成される。
て伝導層の厚さを調節するとができ、半導体基板と伝導
層が従来のように高抵抗のバッファ層を形成しなくて
も、漏れ電流を防止することができ、低雑音及び高利得
の特性を持つデュアルゲートの金属半導体電界効果トラ
ンジスタを提供する。 【構成】 半絶縁性の半導体基板３１と、基板上に＜１
１０＞方向と所定の角にチルトされるように形成して互
いに異なる幅を持つ第１及び第２絶縁膜のストライプパ
ターン３３，３５と、それらの上に第１及び第２ボイド
４３，４５を持つＮ+ 形ＧａＡｓ層３７と、それと連続
して形成されたＮ形ＧａＡｓ層である伝導層３９と、ソ
ース・ドレイン領域４７，４９と、前記第１及び第２絶
縁膜のストライプパターンと対応する位置の前記伝導層
上に互いに異なる大きさの幅を持つように形成された第
１及び第２ゲート電極５３，５５と、４７，４９上に形
成された電極５７，５９とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、金属半導体電界効果
トランジスタ及びその製造方法に関し、特に、半絶縁性
のＧａＡｓの基板上に選択的エピタキシャル法でボイド
を形成してそれぞれのゲート電極の下部に互いに異なる
厚さの伝導層を形成することに依り高利得及び低雑音の
特性を持つデュアルゲートの金属半導体電界効果トラン
ジスタ及びその製造方法に関する。
トランジスタ及びその製造方法に関し、特に、半絶縁性
のＧａＡｓの基板上に選択的エピタキシャル法でボイド
を形成してそれぞれのゲート電極の下部に互いに異なる
厚さの伝導層を形成することに依り高利得及び低雑音の
特性を持つデュアルゲートの金属半導体電界効果トラン
ジスタ及びその製造方法に関する。
【０００２】
【従来の技術】最近は、迅速性と正確性を要求する情報
通信分野の急速な発展に伴って、超高速コンピュータ、
超高周波通信及び光通信などの必要性が増大している。
しかし、従来のシリコン半導体素子は、シリコン半導体
の物質的特性により前記の要求を満足させることができ
ない多くの制約を有している。従って、前記シリコン半
導体に比べて優秀な物質的特性を持つＧａＡｓ，Ｇａ
Ｐ，ＩｎＰなどの化合物半導体を用いた半導体素子の研
究及び開発が活発になされている。
通信分野の急速な発展に伴って、超高速コンピュータ、
超高周波通信及び光通信などの必要性が増大している。
しかし、従来のシリコン半導体素子は、シリコン半導体
の物質的特性により前記の要求を満足させることができ
ない多くの制約を有している。従って、前記シリコン半
導体に比べて優秀な物質的特性を持つＧａＡｓ，Ｇａ
Ｐ，ＩｎＰなどの化合物半導体を用いた半導体素子の研
究及び開発が活発になされている。
【０００３】前記化合物半導体は、シリコンに比べて高
い電子移動度及び半絶縁性などの優秀な物質的特性を有
しているので、動作速度が速く、消費電力が低く、軍事
用及び宇宙通信用素子に用いられている。
い電子移動度及び半絶縁性などの優秀な物質的特性を有
しているので、動作速度が速く、消費電力が低く、軍事
用及び宇宙通信用素子に用いられている。
【０００４】前記素子の種類は、接合電界効果トランジ
スタ（以下ＪＦＥＴという）、金属半導体電界効果トラ
ンジスタ（以下ＭＥＳＦＥＴという）、異種接合バイポ
ーラトランジスタ（以下ＨＢＴという）と高電子移動度
トランジスタ（以下ＨＥＭＴという）など多様である。
スタ（以下ＪＦＥＴという）、金属半導体電界効果トラ
ンジスタ（以下ＭＥＳＦＥＴという）、異種接合バイポ
ーラトランジスタ（以下ＨＢＴという）と高電子移動度
トランジスタ（以下ＨＥＭＴという）など多様である。
【０００５】その中で、最も重要な技術は、多数の搬送
波（Ｃａｒｒｉｅｒ）が金属半導体接触の間を伝送する
ことになる前記ＭＥＳＦＥＴの分野である。
波（Ｃａｒｒｉｅｒ）が金属半導体接触の間を伝送する
ことになる前記ＭＥＳＦＥＴの分野である。
【０００６】一般に、ＭＥＳＦＥＴは、ソース領域とド
レイン領域との間の領域にショットキー接触をするゲー
ト電極に電圧を印加して前記ゲート電極の下部領域に形
成される空乏層の幅を変化させることにより、ソース領
域とドレイン領域との間の有効チャンネルの厚さを変化
させて電流の流れを制御する。
レイン領域との間の領域にショットキー接触をするゲー
ト電極に電圧を印加して前記ゲート電極の下部領域に形
成される空乏層の幅を変化させることにより、ソース領
域とドレイン領域との間の有効チャンネルの厚さを変化
させて電流の流れを制御する。
【０００７】図４は従来のデュアルゲートＭＥＳＦＥＴ
の断面図である。
の断面図である。
【０００８】従来のデュアルゲートＭＥＳＦＥＴは、半
絶縁性のＧａＡｓの基板１０の上部に成長されるドーピ
ングされないＧａＡｓ層であるバッファ層１２と、前記
バッファ層１２の上部に成長されるＮ形ＧａＡｓ層であ
る伝導層１３と、前記伝導層１３とバッファ層１２との
一部まで拡散されるＮ形のソース・ドレイン領域１４，
１５と、前記ソース・ドレイン領域１４，１５にそれぞ
れオームコンタクトするソース・ドレイン電極１７，１
９と、前記ソース・ドレイン領域１４，１５との間の伝
導層１３の一部を溝エッチングされた表面上にショット
キー接触された第１ゲート電極１６と、溝エッチングし
ていない前記伝導層１３の領域上に、前記第１ゲート電
極１６に隣接して第１ゲート電極１６の幅より多少大き
な幅を持つ第２ゲート電極１８とから構成されている。
絶縁性のＧａＡｓの基板１０の上部に成長されるドーピ
ングされないＧａＡｓ層であるバッファ層１２と、前記
バッファ層１２の上部に成長されるＮ形ＧａＡｓ層であ
る伝導層１３と、前記伝導層１３とバッファ層１２との
一部まで拡散されるＮ形のソース・ドレイン領域１４，
１５と、前記ソース・ドレイン領域１４，１５にそれぞ
れオームコンタクトするソース・ドレイン電極１７，１
９と、前記ソース・ドレイン領域１４，１５との間の伝
導層１３の一部を溝エッチングされた表面上にショット
キー接触された第１ゲート電極１６と、溝エッチングし
ていない前記伝導層１３の領域上に、前記第１ゲート電
極１６に隣接して第１ゲート電極１６の幅より多少大き
な幅を持つ第２ゲート電極１８とから構成されている。
【０００９】このような構成の従来のデュアルゲートＭ
ＥＳＦＥＴは、第１ゲート電極１６または第２ゲート電
極１８の電圧を変化させて利得（ｇａｉｎ）を制御でき
る。すなわち、前端のＭＥＳＦＥＴの第１ゲート電極１
６に十分な電流を供給して後端のＭＥＳＦＥＴを最大の
ドレイン電流で動作させることにより、大きな電力の利
得を得ることができる。
ＥＳＦＥＴは、第１ゲート電極１６または第２ゲート電
極１８の電圧を変化させて利得（ｇａｉｎ）を制御でき
る。すなわち、前端のＭＥＳＦＥＴの第１ゲート電極１
６に十分な電流を供給して後端のＭＥＳＦＥＴを最大の
ドレイン電流で動作させることにより、大きな電力の利
得を得ることができる。
【００１０】このような、従来のＭＥＳＦＥＴはミキサ
ー、自動利得制御回路などのような超高周波数の信号を
処理する回路にいろいろと応用されている。
ー、自動利得制御回路などのような超高周波数の信号を
処理する回路にいろいろと応用されている。
【００１１】ところで、従来のデュアルゲートのＭＥＳ
ＦＥＴは、第１ゲート電極１６及び第２ゲート電極１８
の下部伝導層１３の厚さｈ１，ｈ２を溝エッチングで調
節している。溝エッチングで伝導層１３の厚さを異にす
るＭＥＳＦＥＴは、第１及び第２ゲート電極下部の同一
厚さの伝導層を持つＭＥＳＦＥＴに比べて広帯域周波数
の領域において安定して動作する。
ＦＥＴは、第１ゲート電極１６及び第２ゲート電極１８
の下部伝導層１３の厚さｈ１，ｈ２を溝エッチングで調
節している。溝エッチングで伝導層１３の厚さを異にす
るＭＥＳＦＥＴは、第１及び第２ゲート電極下部の同一
厚さの伝導層を持つＭＥＳＦＥＴに比べて広帯域周波数
の領域において安定して動作する。
【００１２】しかし、第１ゲート電極１６の下部の伝導
層１３の一部を乾式または湿式蝕刻方法で溝エッチング
する工程は、エッチングの残存物を残すなど製造工程を
複雑にするという問題点があった。また、従来のデュア
ルゲートのＭＥＳＦＥＴは、溝エッチングされた領域に
より伝導層１３の表面に段差が形成されることにより、
次の工程であるフォトリソグラフィー工程に悪い影響を
及ぼすという問題点があった。そして、従来のデュアル
ゲートのＭＥＳＦＥＴは、半導体基板１０の漏れ電流を
防止するために結晶状態が良好な高抵抗のバッファ層１
２を成長させなくてはならないという問題点があった。
層１３の一部を乾式または湿式蝕刻方法で溝エッチング
する工程は、エッチングの残存物を残すなど製造工程を
複雑にするという問題点があった。また、従来のデュア
ルゲートのＭＥＳＦＥＴは、溝エッチングされた領域に
より伝導層１３の表面に段差が形成されることにより、
次の工程であるフォトリソグラフィー工程に悪い影響を
及ぼすという問題点があった。そして、従来のデュアル
ゲートのＭＥＳＦＥＴは、半導体基板１０の漏れ電流を
防止するために結晶状態が良好な高抵抗のバッファ層１
２を成長させなくてはならないという問題点があった。
【００１３】
【発明が解決しようとする課題】この発明は、前記した
問題点を解決するためになされたものであって、この発
明の目的は、伝導層の下部にボイドを形成する選択的エ
ピタキシャル法によりゲート電極の下部伝導層の厚さを
異に形成することにより、低雑音及び高利得の特性を持
つデュアルゲートのＭＥＳＦＥＴ及びその製造方法を提
供することにある。
問題点を解決するためになされたものであって、この発
明の目的は、伝導層の下部にボイドを形成する選択的エ
ピタキシャル法によりゲート電極の下部伝導層の厚さを
異に形成することにより、低雑音及び高利得の特性を持
つデュアルゲートのＭＥＳＦＥＴ及びその製造方法を提
供することにある。
【００１４】この発明の他の目的は、高低抗を必要とす
るバッファ層の形成と独立して、ボイドにより伝導層と
基板領域とを分離させて漏れ電流の発生を防止できるデ
ュアルゲートのＭＥＳＦＥＴ及びその製造方法を提供す
ることにある。
るバッファ層の形成と独立して、ボイドにより伝導層と
基板領域とを分離させて漏れ電流の発生を防止できるデ
ュアルゲートのＭＥＳＦＥＴ及びその製造方法を提供す
ることにある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に、この発明に基づくデュアルゲートの金属半導体電界
効果トランジスタは、半絶縁性の化合物半導体基板と、
前記半導体基板上に＜１１０＞の方向と所定の角にチル
トされるように形成して互いに異なる幅を持つ第１及び
第２絶縁膜のストライプパターンと、前記第１及び第２
絶縁膜のストライプパターン上に第１及び第２ボイドを
持つ第１半導体層と、前記第１半導体層と連続して形成
された第２半導体層と、前記第２半導体層及び第１半導
体層の一部まで不純物が拡散されたソース・ドレイン領
域と、前記第１及び第２絶縁膜のストライプパターンと
対応する位置の前記第２半導体層上に互いに異なる大き
さの幅を持つように形成された第１及び第２ゲート電極
と、前記ソース・ドレイン領域上に形成されたソース・
ドレイン電極とからなる。
に、この発明に基づくデュアルゲートの金属半導体電界
効果トランジスタは、半絶縁性の化合物半導体基板と、
前記半導体基板上に＜１１０＞の方向と所定の角にチル
トされるように形成して互いに異なる幅を持つ第１及び
第２絶縁膜のストライプパターンと、前記第１及び第２
絶縁膜のストライプパターン上に第１及び第２ボイドを
持つ第１半導体層と、前記第１半導体層と連続して形成
された第２半導体層と、前記第２半導体層及び第１半導
体層の一部まで不純物が拡散されたソース・ドレイン領
域と、前記第１及び第２絶縁膜のストライプパターンと
対応する位置の前記第２半導体層上に互いに異なる大き
さの幅を持つように形成された第１及び第２ゲート電極
と、前記ソース・ドレイン領域上に形成されたソース・
ドレイン電極とからなる。
【００１６】また、この発明に基づくデュアルゲートの
金属半導体電界効果トランジスタの製造方法は、半絶縁
性の化合物半導体基板上に互いに異なる幅を持って＜１
１０＞の方向と所定の角にチルトされるように第１及び
第２絶縁膜のストライプパターンを形成する工程と、前
記第１及び第２絶縁膜のストライプパターンをマスクと
して前記半導体基板上に第１半導体層を選択的に成長さ
せる工程と、前記第１半導体層の選択的成長に連続して
第２半導体層を選択成長させて前記第１及び第２絶縁膜
のストライプパターンの上部にそれぞれ異なる高さを持
つ第１及び第２ボイドを形成する工程と、前記第２半導
体層及び第１半導体層の一部まで所定の導電形の不純物
をイオン注入してソース・ドレイン領域を形成する工程
と、前記第１及び第２絶縁膜のストライプパターンと対
応する位置の前記第２半導体層上に互いに異なる大きさ
の幅を持つ第１及び第２のゲート電極を形成する工程
と、前記ソース・ドレイン領域上にソース・ドレイン電
極を形成する工程とからなる。
金属半導体電界効果トランジスタの製造方法は、半絶縁
性の化合物半導体基板上に互いに異なる幅を持って＜１
１０＞の方向と所定の角にチルトされるように第１及び
第２絶縁膜のストライプパターンを形成する工程と、前
記第１及び第２絶縁膜のストライプパターンをマスクと
して前記半導体基板上に第１半導体層を選択的に成長さ
せる工程と、前記第１半導体層の選択的成長に連続して
第２半導体層を選択成長させて前記第１及び第２絶縁膜
のストライプパターンの上部にそれぞれ異なる高さを持
つ第１及び第２ボイドを形成する工程と、前記第２半導
体層及び第１半導体層の一部まで所定の導電形の不純物
をイオン注入してソース・ドレイン領域を形成する工程
と、前記第１及び第２絶縁膜のストライプパターンと対
応する位置の前記第２半導体層上に互いに異なる大きさ
の幅を持つ第１及び第２のゲート電極を形成する工程
と、前記ソース・ドレイン領域上にソース・ドレイン電
極を形成する工程とからなる。
【００１７】このような構成によれば、基板の結晶方向
による選択的ＭＯＣＶＤの方法によりボイドを伝導層の
下部に形成することにより、伝導層の厚さを調節できる
ので、半導体基板と伝導層が従来のように高抵抗を要求
する高純度のバッファ層を形成しなくても漏れ電流を防
止することができ、低雑音及び高利得の特性を持つ。
による選択的ＭＯＣＶＤの方法によりボイドを伝導層の
下部に形成することにより、伝導層の厚さを調節できる
ので、半導体基板と伝導層が従来のように高抵抗を要求
する高純度のバッファ層を形成しなくても漏れ電流を防
止することができ、低雑音及び高利得の特性を持つ。
【００１８】
【実施例】以下、添付の図面を参照してこの発明による
デュアルゲートＭＥＳＦＥＴの望ましい実施例を詳細に
説明する。
デュアルゲートＭＥＳＦＥＴの望ましい実施例を詳細に
説明する。
【００１９】図１は、この発明の一実施例によるデュア
ルゲートＭＥＳＦＥＴの断面図である。
ルゲートＭＥＳＦＥＴの断面図である。
【００２０】図１を参照すれば、半絶縁性ＧａＡｓの基
板３１の表面上に互いに異なる幅ｗ１，ｗ２を持つ第１
及び第２絶縁膜のストライプパターン３３，３５がそれ
ぞれ形成されている。前記第１及び第２絶縁膜のストラ
イプパターン３３，３５は、酸化膜ＳｉＯ2 または窒化
膜Ｓｉ3 Ｎ4 中のいずれか一つの物質から形成されるこ
とができる。前記第１及び第２絶縁膜のストライプパタ
ーン３３，３５上に断面が三角形のボイド４３，４５を
それぞれ持つ高濃度のドーピングされたＮ+ 形ＧａＡｓ
伝導層３７及びＮ形ＧａＡｓ伝導層３９がオームコンタ
クトのために順に形成されている。
板３１の表面上に互いに異なる幅ｗ１，ｗ２を持つ第１
及び第２絶縁膜のストライプパターン３３，３５がそれ
ぞれ形成されている。前記第１及び第２絶縁膜のストラ
イプパターン３３，３５は、酸化膜ＳｉＯ2 または窒化
膜Ｓｉ3 Ｎ4 中のいずれか一つの物質から形成されるこ
とができる。前記第１及び第２絶縁膜のストライプパタ
ーン３３，３５上に断面が三角形のボイド４３，４５を
それぞれ持つ高濃度のドーピングされたＮ+ 形ＧａＡｓ
伝導層３７及びＮ形ＧａＡｓ伝導層３９がオームコンタ
クトのために順に形成されている。
【００２１】シリコンＳｉなどのＮ形不純物が高濃度で
イオン注入されて、伝導層３９とＮ+ 形ＧａＡｓ層３７
の一部まで拡散されたソース・ドレイン領域４７，４９
が形成されている。前記ボイド４３，４５上部の伝導層
３９上に互いに異なる大きさの幅ｗ３，ｗ４を持つ第１
及び第２ゲート電極５３，５５がそれぞれ形成されてい
る。前記ソース・ドレイン領域４７，４９上にソース・
ドレイン電極５７，５９がそれぞれ形成されている。
イオン注入されて、伝導層３９とＮ+ 形ＧａＡｓ層３７
の一部まで拡散されたソース・ドレイン領域４７，４９
が形成されている。前記ボイド４３，４５上部の伝導層
３９上に互いに異なる大きさの幅ｗ３，ｗ４を持つ第１
及び第２ゲート電極５３，５５がそれぞれ形成されてい
る。前記ソース・ドレイン領域４７，４９上にソース・
ドレイン電極５７，５９がそれぞれ形成されている。
【００２２】このように構成されたこの発明によるデュ
アルゲートのＭＥＳＦＥＴにおいて、ゲート電極５３，
５５の下部に形成された伝導層３９の厚さｈ１，ｈ２は
伝導層３９の下に形成されたボイド４３，４５の高さに
よりそれぞれ異に形成できる。従って、溝エッチングに
よる伝導層の段差の発生を無くすことができる。
アルゲートのＭＥＳＦＥＴにおいて、ゲート電極５３，
５５の下部に形成された伝導層３９の厚さｈ１，ｈ２は
伝導層３９の下に形成されたボイド４３，４５の高さに
よりそれぞれ異に形成できる。従って、溝エッチングに
よる伝導層の段差の発生を無くすことができる。
【００２３】また、伝導層３９下部のボイド４３，４５
は電子に対し電位障壁を形成するので、半導体基板３１
と伝導層３９が電気的に分けられる。従って、従来のよ
うに高抵抗を要求する高純度のバッファ層を形成しなく
ても、漏れ電流を防止できる。
は電子に対し電位障壁を形成するので、半導体基板３１
と伝導層３９が電気的に分けられる。従って、従来のよ
うに高抵抗を要求する高純度のバッファ層を形成しなく
ても、漏れ電流を防止できる。
【００２４】図２（Ａ）〜（Ｃ）は、この発明による図
１のデュアルゲートのＭＥＳＦＥＴの製造工程図であ
る。
１のデュアルゲートのＭＥＳＦＥＴの製造工程図であ
る。
【００２５】図２（Ａ）を参照すれば、（００１）の結
晶面を持つ半絶縁性ＧａＡｓの基板３１の表面上に酸化
膜ＳｉＯ2 または窒化膜Ｓｉ3 Ｎ4 の絶縁膜を５００〜
１０００Åの厚さで沈積する。次に、通常の写真蝕刻法
により互いに異なる幅の第１及び第２絶縁膜のストライ
プパターン３３，３５をそれぞれ形成する。このとき、
前記第１及び第２絶縁膜のストライプパターン３３，３
５は、すベて前記ＧａＡｓ基板３１の＜１１０＞方向に
対し２０〜３０°の角度にチルトされるように形成され
る。このとき、前記第１絶縁膜のストライプパターン３
３の幅ｗ１は、前記第２絶縁膜のストライプパターン３
５の幅ｗ２より大きく形成する。
晶面を持つ半絶縁性ＧａＡｓの基板３１の表面上に酸化
膜ＳｉＯ2 または窒化膜Ｓｉ3 Ｎ4 の絶縁膜を５００〜
１０００Åの厚さで沈積する。次に、通常の写真蝕刻法
により互いに異なる幅の第１及び第２絶縁膜のストライ
プパターン３３，３５をそれぞれ形成する。このとき、
前記第１及び第２絶縁膜のストライプパターン３３，３
５は、すベて前記ＧａＡｓ基板３１の＜１１０＞方向に
対し２０〜３０°の角度にチルトされるように形成され
る。このとき、前記第１絶縁膜のストライプパターン３
３の幅ｗ１は、前記第２絶縁膜のストライプパターン３
５の幅ｗ２より大きく形成する。
【００２６】その後、選択的金属有機化学気相蒸着（以
下ＳＭＯＣＶＤという）法で高濃度のＮ+ 形ＧａＡｓ層
３７を成長させる。このとき、半導体基板３１の結晶方
向によるＳＭＯＣＶＤの結晶成長の特性上、前記Ｎ+ 形
ＧａＡｓ層３７は、前記第１及び第２絶縁膜のストライ
プパターン３３，３５の表面上では成長することなく、
前記ＧａＡｓ基板３１の表面上にのみ選択的に成長し
て、これにより前記第１及び第２絶縁膜のストライプパ
ターン３３，３５の上部に逆傾斜の側面を持つボイド４
３ａ，４５ａを形成する。
下ＳＭＯＣＶＤという）法で高濃度のＮ+ 形ＧａＡｓ層
３７を成長させる。このとき、半導体基板３１の結晶方
向によるＳＭＯＣＶＤの結晶成長の特性上、前記Ｎ+ 形
ＧａＡｓ層３７は、前記第１及び第２絶縁膜のストライ
プパターン３３，３５の表面上では成長することなく、
前記ＧａＡｓ基板３１の表面上にのみ選択的に成長し
て、これにより前記第１及び第２絶縁膜のストライプパ
ターン３３，３５の上部に逆傾斜の側面を持つボイド４
３ａ，４５ａを形成する。
【００２７】前記ＳＭＯＣＶＤ法によるＮ+ 形ＧａＡｓ
層３７に形成されたボイド４３ａ，４５ａの尖点の間隔
ｄ１，ｄ２は第１及び第２絶縁膜のストライプパターン
３３，３５の幅ｗ１，ｗ２の大きさに依存する。すなわ
ち、ボイド４３ａの尖点の間隔ｄ１は、ボイド４５ａの
尖点の間隔ｄ２より大きく現われる。
層３７に形成されたボイド４３ａ，４５ａの尖点の間隔
ｄ１，ｄ２は第１及び第２絶縁膜のストライプパターン
３３，３５の幅ｗ１，ｗ２の大きさに依存する。すなわ
ち、ボイド４３ａの尖点の間隔ｄ１は、ボイド４５ａの
尖点の間隔ｄ２より大きく現われる。
【００２８】図２（Ｂ）を参照すれば、前記ＳＭＯＣＶ
Ｄ法によるＮ+ 形ＧａＡｓ層３７上に同一のＳＭＯＣＶ
Ｄ法で連続して選択成長させて、低濃度のＮ形ＧａＡｓ
層、すなわち、伝導層３９を形成させる。このとき、前
記伝導層３９には、前記Ｎ+形ＧａＡｓ層３７上部及び
逆傾斜面から同時に結晶成長されて互いに結合して密閉
された中空のボイド４３，４５が形成され、伝導層３９
の上部が平坦になる。従って、前記伝導層３９の表面と
ボイド４３の尖点までの高さｈ１は、前記伝導層３９の
表面とボイド４５の尖点までの高さｈ２より低く形成さ
れる。すなわち、伝導層３９の厚さが自動的に調節され
る。
Ｄ法によるＮ+ 形ＧａＡｓ層３７上に同一のＳＭＯＣＶ
Ｄ法で連続して選択成長させて、低濃度のＮ形ＧａＡｓ
層、すなわち、伝導層３９を形成させる。このとき、前
記伝導層３９には、前記Ｎ+形ＧａＡｓ層３７上部及び
逆傾斜面から同時に結晶成長されて互いに結合して密閉
された中空のボイド４３，４５が形成され、伝導層３９
の上部が平坦になる。従って、前記伝導層３９の表面と
ボイド４３の尖点までの高さｈ１は、前記伝導層３９の
表面とボイド４５の尖点までの高さｈ２より低く形成さ
れる。すなわち、伝導層３９の厚さが自動的に調節され
る。
【００２９】図２（ｃ）を参照すれば、前記Ｎ形ＧａＡ
ｓ層、すなわち、伝導層３９の上部に窒化膜（図示せ
ず）を沈積し、通常の写真蝕刻法によりソース・ドレイ
ン領域４７，４９を形成するための前記窒化膜のマスク
パターンを形成する。その後、通常のイオン注入法によ
りシリコンＳｉなどのＮ形不純物をイオン注入し熱処理
して前記伝導層３９及びＮ+ 形ＧａＡｓ層３７の一部分
まで拡散させてソース・ドレイン領域４７，４９を形成
する。その次に、通常的なリフトオフ工程を実施して、
ソース・ドレイン電極５７，５９及び第１及び第２ゲー
ト電極５３，５５をそれぞれ形成する。このとき、ソー
ス・ドレイン電極５７，５９は、ソース・ドレイン領域
４７，４９にそれぞれオームコンタクトし、第１及び第
２ゲート電極５３，５５は、ボイド４３，４５とそれぞ
れ対応する位置の伝導層３９上にショットキー接触をす
る。そして、第１ゲート電極５３の幅ｗ３は、第２ゲー
ト電極５５の幅ｗ４より小さく形成する。なお、ソース
・ドレイン電極５７，５９は、ＡｕＧｅ／Ｎｉ／Ａｕで
形成されており、第１及び第２ゲート電極５３，５５
は、Ｔｉ／Ｐｔ／ＡｕあるいはＷＳｉ2 などで形成され
る。
ｓ層、すなわち、伝導層３９の上部に窒化膜（図示せ
ず）を沈積し、通常の写真蝕刻法によりソース・ドレイ
ン領域４７，４９を形成するための前記窒化膜のマスク
パターンを形成する。その後、通常のイオン注入法によ
りシリコンＳｉなどのＮ形不純物をイオン注入し熱処理
して前記伝導層３９及びＮ+ 形ＧａＡｓ層３７の一部分
まで拡散させてソース・ドレイン領域４７，４９を形成
する。その次に、通常的なリフトオフ工程を実施して、
ソース・ドレイン電極５７，５９及び第１及び第２ゲー
ト電極５３，５５をそれぞれ形成する。このとき、ソー
ス・ドレイン電極５７，５９は、ソース・ドレイン領域
４７，４９にそれぞれオームコンタクトし、第１及び第
２ゲート電極５３，５５は、ボイド４３，４５とそれぞ
れ対応する位置の伝導層３９上にショットキー接触をす
る。そして、第１ゲート電極５３の幅ｗ３は、第２ゲー
ト電極５５の幅ｗ４より小さく形成する。なお、ソース
・ドレイン電極５７，５９は、ＡｕＧｅ／Ｎｉ／Ａｕで
形成されており、第１及び第２ゲート電極５３，５５
は、Ｔｉ／Ｐｔ／ＡｕあるいはＷＳｉ2 などで形成され
る。
【００３０】図３は、この発明によるデュアルゲートＭ
ＥＳＦＥＴの第２実施例の断面図である。
ＥＳＦＥＴの第２実施例の断面図である。
【００３１】図３に示すごとく、第２実施例によるデュ
アルゲートＭＥＳＦＥＴは、第１ゲート電極７７及び第
２ゲート電極７９の下部の伝導層６５の厚さｈ１，ｈ２
を異にするための方法として、第１実施例とは異なり、
第１ゲート電極７７の下部にのみボイド６７を設けてい
る。
アルゲートＭＥＳＦＥＴは、第１ゲート電極７７及び第
２ゲート電極７９の下部の伝導層６５の厚さｈ１，ｈ２
を異にするための方法として、第１実施例とは異なり、
第１ゲート電極７７の下部にのみボイド６７を設けてい
る。
【００３２】第１ゲート電極７７の下部に形成されたボ
イド６７は、ＧａＡｓ基板３１の＜１１０＞方向に対し
２０〜３０°の角度でチルトされるように形成された絶
縁膜のストライプパターン６１をマスクとして用いて、
ＳＭＯＣＶＤ法で結晶成長してドーピングされないＧａ
Ａｓ層６３及びＮ形ＧａＡｓ伝導層６５を形成すること
により作られる。
イド６７は、ＧａＡｓ基板３１の＜１１０＞方向に対し
２０〜３０°の角度でチルトされるように形成された絶
縁膜のストライプパターン６１をマスクとして用いて、
ＳＭＯＣＶＤ法で結晶成長してドーピングされないＧａ
Ａｓ層６３及びＮ形ＧａＡｓ伝導層６５を形成すること
により作られる。
【００３３】一つのボイド６７を持つ第２実施例による
デュアルゲートＭＥＳＦＥＴは、その構造及び製造方法
において、二つのボイドを持つ第１実施例によるＭＥＳ
ＦＥＴとボイドの数が異なることを除いて基本的に同一
である。ただし、第２実施例は、絶縁膜のストライプパ
ターン６１を一つだけ形成するようになっているので第
１実施例に比べて比較的工程が簡便となる。
デュアルゲートＭＥＳＦＥＴは、その構造及び製造方法
において、二つのボイドを持つ第１実施例によるＭＥＳ
ＦＥＴとボイドの数が異なることを除いて基本的に同一
である。ただし、第２実施例は、絶縁膜のストライプパ
ターン６１を一つだけ形成するようになっているので第
１実施例に比べて比較的工程が簡便となる。
【００３４】
【発明の効果】従って、この発明のデュアルゲートＭＥ
ＳＦＥＴによれば、半導体基板の結晶方向によるＳＭＯ
ＣＶＤ法による結晶成長の特性上現れる三角形のボイド
を２個のゲートの下部にそれぞれ形成することにより、
デュアルゲートの構造から必然的な伝導層の厚さを溝エ
ッチングすることなく調節できる利点がある。
ＳＦＥＴによれば、半導体基板の結晶方向によるＳＭＯ
ＣＶＤ法による結晶成長の特性上現れる三角形のボイド
を２個のゲートの下部にそれぞれ形成することにより、
デュアルゲートの構造から必然的な伝導層の厚さを溝エ
ッチングすることなく調節できる利点がある。
【００３５】また、従来の溝エッチングのように伝導層
の段差を発生させることがないので、工程の不良を減ら
すことができる。
の段差を発生させることがないので、工程の不良を減ら
すことができる。
【００３６】そして、伝導層下部のボイドは電子に対し
電位障壁を形成するので、半導体基板と伝導層が電気的
に分けられる。従って、従来の高抵抗を要求するバッフ
ァ層を形成しなくても漏れ電流を防止することができ
る。
電位障壁を形成するので、半導体基板と伝導層が電気的
に分けられる。従って、従来の高抵抗を要求するバッフ
ァ層を形成しなくても漏れ電流を防止することができ
る。
【図１】この発明の一実施例によるデュアルゲートの金
属半導体電界効果トランジスタの断面図である。
属半導体電界効果トランジスタの断面図である。
【図２】図２（Ａ）〜（Ｃ）は、図２のデュアルゲート
の金属半導体電界効果トランジスタの製造工程図であ
る。
の金属半導体電界効果トランジスタの製造工程図であ
る。
【図３】この発明の第２実施例によるデュアルゲートの
金属半導体電界効果トランジスタの断面図である。
金属半導体電界効果トランジスタの断面図である。
【図４】従来のデュアルゲートの金属半導体電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
３１ 基板 ３３ 第１絶縁膜 ３５ 第２絶縁膜 ３７ 伝導層 ３９ 伝導層 ４３，４５ ボイド ４７ ソース領域 ４９ ドレイン領域 ５３，５５ ゲート電極 ５７ ソース電極 ５９ ドレイン電極
Claims (16)
- 【請求項１】 半絶縁性の化合物半導体基板と、前記半
導体基板上に＜１１０＞の方向と所定の角にチルトされ
るように形成して互いに異なる幅を持つ第１及び第２絶
縁膜のストライプパターンと、前記第１及び第２絶縁膜
のストライプパターン上に第１及び第２ボイドを持つ第
１半導体層と、前記第１半導体層と連続して形成された
第２半導体層と、前記第２半導体層及び第１半導体層の
一部まで不純物が拡散されたソース・ドレイン領域と、
前記第１及び第２絶縁膜のストライプパターンと対応す
る位置の前記第２半導体層上に互いに異なる大きさの幅
を持つように形成された第１及び第２ゲート電極と、前
記ソース・ドレインの領域上に形成されたソース・ドレ
イン電極とからなるデュアルゲートの金属半導体電界効
果トランジスタ。 - 【請求項２】 半絶縁性の半導体基板は、ＧａＡｓ、Ｉ
ｎＰまたはＧａＰ中のいずれか１つからなる請求項１に
記載のデュアルゲートの金属半導体電界効果トランジス
タ。 - 【請求項３】 前記第１及び第２絶縁膜のストライプパ
ターンは、＜１１０＞方向と２０〜３０°の角度にチル
トされるように形成された請求項１に記載のデュアルゲ
ートの金属半導体電界効果トランジスタ。 - 【請求項４】 前記第１及び第２絶縁膜のストライプパ
ターンは、酸化膜ＳｉＯ2 または窒化膜Ｓｉ3 Ｎ4 の中
のいずれか１つからなる請求項１または請求項３に記載
のデュアルゲートの金属半導体電界効果トランジスタ。 - 【請求項５】 前記第１ボイドの高さが第２ボイドの高
さより高く形成される請求項１に記載のデュアルゲート
の金属半導体電界効果トランジスタ。 - 【請求項６】 前記第１ゲート電極の幅が第２ゲート電
極の幅より大きく形成される請求項１に記載のデュアル
ゲートの金属半導体電界効果トランジスタ。 - 【請求項７】 前記第１及び第２半導体層は、同一の導
電形の不純物がドーピングされ、第１半導体層が第２半
導体層より高濃度でドーピングされる請求項１に記載の
デュアルゲートの金属半導体電界効果トランジスタ。 - 【請求項８】 半絶縁性の化合物半導体基板上に互いに
異なる幅を持って＜１１０＞の方向と所定の角にチルト
されるように第１及び第２絶縁膜のストライプパターン
を形成する工程と、前記第１及び第２絶縁膜のストライ
プパターンをマスクとして前記半導体基板上に第１半導
体層を選択的に成長させる工程と、前記第１半導体層の
選択的成長に連続して第２半導体層を選択成長させて前
記第１及び第２絶縁膜のストライプパターンの上部にそ
れぞれ異なる高さを持つ第１及び第２ボイドを形成する
工程と、前記第２半導体層及び第１半導体層の一部まで
所定の導電形の不純物をイオン注入して、ソース・ドレ
インの領域を形成する工程と、前記第１及び第２絶縁膜
のストライプパターンと対応する位置の前記第２半導体
層上に互いに異なる大きさの幅を持つ第１及び第２ゲー
ト電極を形成する工程と、前記ソース・ドレイン領域上
にソース・ドレイン電極を形成する工程とからなるデュ
アルゲートの金属半導体電界効果トランジスタの製造方
法。 - 【請求項９】 半絶縁性の半導体基板は、ＧａＡｓ、Ｉ
ｎＰまたはＧａＰ中のいずれか１つにより形成される請
求項８に記載のデュアルゲートの金属半導体電界効果ト
ランジスタの製造方法。 - 【請求項１０】 前記第１及び第２絶縁膜のストライプ
パターンは、＜１１０＞の方向と２０〜３０°の角度に
チルトされるように形成される請求項８に記載のデュア
ルゲートの金属半導体電界効果トランジスタの製造方
法。 - 【請求項１１】 前記第１及び第２絶縁膜のストライプ
パターンは、酸化膜ＳｉＯ2 または窒化膜Ｓｉ3 Ｎ4 中
のいずれか１つにより形成される請求項８または請求項
１０に記載のデュアルゲートの金属半導体電界効果トラ
ンジスタの製造方法。 - 【請求項１２】 前記第１絶縁膜のストライプパターン
の幅を第２絶縁膜のストライプパターンの幅より大きく
形成する請求項８、請求項１０または請求項１１のいず
れか１項に記載のデュアルゲートの金属半導体電界効果
トランジスタの製造方法。 - 【請求項１３】 前記第１及び第２半導体層は、選択的
ＭＯＣＶＤ法で結晶成長される請求項８に記載のデュア
ルゲートの金属半導体電界効果トランジスタの製造方
法。 - 【請求項１４】 前記第１ゲート電極の幅は第２ゲート
電極の幅より大きく形成される請求項８に記載のデュア
ルゲートの金属半導体電界効果トランジスタの製造方
法。 - 【請求項１５】 前記第１及び第２半導体層は、同一導
電形の不純物がドーピングされ、第１半導体層が第２半
導体層より高濃度にドーピングされる請求項８に記載の
デュアルゲートの金属半導体電界効果トランジスタの製
造方法。 - 【請求項１６】 半絶縁性の化合物半導体基板と、前記
半導体基板上に＜１１０＞方向と所定の角にチルトされ
るように形成された所定の幅を持つ絶縁膜のストライプ
パターンと、前記絶縁膜のストライプパターン上にボイ
ドを持つ第１半導体層と、前記第１半導体層と連続して
形成された第２半導体層と、前記第２半導体層及び第１
半導体層の一部まで不純物が拡散されたソース・ドレイ
ン領域と、前記ストライプパターンと対応する位置の前
記第２半導体層上に所定の幅を持つように形成された第
１ゲート電極と、前記第１ゲート電極と所定の距離が隔
たれた位置の前記第２半導体層上に形成されて前記第１
ゲート電極の幅より広い幅を持つ第２ゲート電極と、前
記ソース・ドレインの領域上に形成されたソース・ドレ
イン電極とからなるデュアルゲートの金属半導体電界効
果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-5179 | 1992-03-28 | ||
| KR1019920005179A KR950000158B1 (ko) | 1992-03-28 | 1992-03-28 | 듀얼게이트금속반도체전계효과트랜지스터및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120524A true JPH06120524A (ja) | 1994-04-28 |
| JPH0770735B2 JPH0770735B2 (ja) | 1995-07-31 |
Family
ID=19331023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5070389A Expired - Fee Related JPH0770735B2 (ja) | 1992-03-28 | 1993-03-29 | デュアルゲートの金属半導体電界効果トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5350702A (ja) |
| JP (1) | JPH0770735B2 (ja) |
| KR (1) | KR950000158B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594237A (en) * | 1995-02-24 | 1997-01-14 | The Whitaker Corporation | PIN detector having improved linear response |
| US5757038A (en) * | 1995-11-06 | 1998-05-26 | International Business Machines Corporation | Self-aligned dual gate MOSFET with an ultranarrow channel |
| JP3379062B2 (ja) * | 1997-12-02 | 2003-02-17 | 富士通カンタムデバイス株式会社 | 半導体装置及びその製造方法 |
| KR100379510B1 (ko) | 2000-07-29 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| DE102005059231B4 (de) * | 2005-12-12 | 2011-01-13 | Infineon Technologies Ag | Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur |
| GB2438677B (en) * | 2006-05-31 | 2011-08-10 | Filtronic Compound Semiconductors Ltd | A field effect transistor having multiple pinch off voltages |
Family Cites Families (9)
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|---|---|---|---|---|
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1992
- 1992-03-28 KR KR1019920005179A patent/KR950000158B1/ko not_active IP Right Cessation
-
1993
- 1993-03-29 US US08/038,940 patent/US5350702A/en not_active Expired - Lifetime
- 1993-03-29 JP JP5070389A patent/JPH0770735B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0770735B2 (ja) | 1995-07-31 |
| KR950000158B1 (ko) | 1995-01-10 |
| US5350702A (en) | 1994-09-27 |
| KR930020731A (ko) | 1993-10-20 |
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