JPS63141767A - ラインヘツドサ−マルプリンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はラインヘッドサーマルプリンタ装置の制御装
置の改良に関する。

［従来の技術］ 第３図に従来の技術によるラインヘッドサーマルプリン
タ装置の構成を示す０図において、サーマルヘッド（ｌ
Ｏ）は、例えば４０００ドツトのサーマルプリンタにお
いては、４０００個の発熱抵抗体（１７）が所定の間隔
で配置されており、これらの発熱抵抗体（１７）を制御
するために、各発熱抵抗体（１７）に対応するシフトレ
ジスタ（１１）、ラッチ（１３）及びナンドゲー）　（
１５）が設けられている。制御装置（３０）は入力デー
タ（２１）を入力するための入力回路（４）、所定のｆ
ｆ１ｌ制御手順がメモリされたＲ　ＯＭ　（２）、入力
データ（２１）を記憶するためのＲＡ　Ｍ　（３）、演
算処理を行うためのＣＰ　Ｕ　（５１）、パラレルデー
タであるプリント情報入力データ（２１）をシリアルデ
ータに変換するためのパラレル・シリアル変換器（７）
、ナンドゲー）　（１５）を制御するための第１のカウ
ンタ（５）、ラッチ（１３）を制御するための第２のカ
ウンタ（６）、クロック発生器（１８）及び分周器（２
０）により構成されている。

この従来例の動作を次に説明する。第・１図に発熱抵抗
体（１７）とシフトレジスタ（１１）の接続を示す。

この図においては、動作原理の説明を簡単にするために
発熱抵抗体（１７）とシフトレジスタ（１１）間に接続
される公知のラッチ（１３）及びナントゲート（１５）
を省略している。シフトレジスタ（１１）の第１ビツト
の端子（６１）は発熱抵抗体（１７−１）に接続されて
おり、また第２ビツトの端子（６２）は発熱抵抗体（１
７−２）に接続されており、以下同様にして順次対応す
るシフトレジスタの端子と発熱抵抗体（１７）がそれそ
°れ接続されている。このように接続されたシフトレジ
スタ（１１）においては、ＩＣパッケージのピン配置の
関係で、第１ビツトから第３２ビツトまではその接続関
係の順序がそれそ゛れ対応する発熱抵抗体（１７−１）
ないしく１７−３２）に一致しているが、第３３ビツト
から第６４ビツトまではそれぞれ接続されている発熱抵
抗体（１７−３３）ないしく１７−６４）に対して接続
関係の順序が逆転している。これはＩＣパッケージのビ
ン配置がパッケージ製造の都合上このようになされてい
るからである。

この問題を解決するための従来の方法としては、シフト
レジスタ（１１）の第３３ビットから第６４ビツトまで
のデータの配列を逆転させてシフトレジスタ（１１）に
入力するようにしている。データの配列の逆転は第３図
に示す制御装置（３０）によって処理される０図におい
て、入力回路（４）に入力されるパラレル８ビツトのデ
ータは一旦ＲＡ　Ｍ　（３）にメモリされる０次にＣＰ
　Ｕ　（５１）の制御によりＲＡ　Ｍ　（３）から順次
データが取り出されてパラレル・シリアル変換器（７）
へ出力される。このとき第１ビツトから第３２ビツトま
でのデータは入力された順序で出力され、第３３ビツト
から第６４ビツトまでのデータはＣＰ　Ｕ　（５１）の
制御によりデータの配列順序を入力に対して逆転させて
パラレル・シリアル変換器（７）へ出力する。以下同様
にして３２ビツト毎にデータの配列順序が反転される。

パラレル・シリアル変換器（７）はＣＰ　Ｕ　（５１）
から入力されるパラレルデータをシリアルデータに変換
してシフトレジスタ（１１）に送る。

［発明が解決しようとする問題点］ 従来の技術によるラインヘッドサーマルプリンタ装置に
おいては、入力される８ビツトのパラレルデータは制御
装置のＣＰＵによって３２ビツト毎にデータの配列順序
を反転するための処理がなされる・そのため、この制御
のための処理に時間を要し印字のスピードが遅くなる問
題があった。また他の問題点として、入力データのバッ
ファーメモリとしてＲＡＭが必要であるため制御装置の
コストが高かった。

［問題点を解決するための手段］ この発明のラインヘッドサーマルプリンタ装置は、パラ
レルデータをパラレル・シリアル変換器によってシリア
ルデータに変換し、変換されたシリアルデータを双方向
シフトレジスタに入力する時、データの入力方向を所定
のピット数毎にカウンタにより反転し、かつ双方向シフ
トレジスタのデータの出力端子を出力選択回路により選
択するように構成している。

［作用］ カウンタによるデータの入力方向の反転により、例えば
第１ビツトから第６４ビツトまではパラレル・シリアル
変換器（７）から入力された順序で入力され、第６５ピ
ツトから第１２８ビツトまではデータの配列の順序が反
転して入力されるとともに、出力選択回路により、例え
ば第１ビツトから第３２ピツ！・まではパラレル・シリ
アル変換器から入力された順序で出力され、第３３ビツ
トから第６４ビツトまでは順序が反転されて出力され、
その結果３２ビツト毎にデータの配列順序が反転して出
力される。

［実施例］ 第１図にこの発明の実施例のブロック図を示す。

この実施例のラインヘッドサーマルプリンタ装置は制御
装置（３２）及びサーマルヘッド（１０）により構成さ
れている。制御装置（３２）はパラレル入力データ（２
１）を受ける入力回路（４）の出力（３１）をＣＰＵ（
５１）またはパラレル・シリアル変換器（７）のいずれ
かに切換転送するための仮想的な切換スイッチ（３０）
を備えている。パラレル・シリアル変換器（７）は入力
されるパラレルデータをシリアルデータに変換してシリ
アルデータ反転回路（２２）に転送する。

シリアルデータ反転回路（２２）は、パラレル・シリア
ル変換器（７）のシリアルデータの第１ビツトがら第３
２ビツトまでは入力された順序でシフトレジスタ（１１
）に出力し、第３３ビツトから第６４ピツトまでは入力
された順序を逆転してシフトレジスタ（１１）に出力す
るための回路であり、その詳細を第２図に示す０図にお
いて、ラッチ（２４−１）ないしく２４−３２）、ゲー
ト回路（２６−１）ないしく２６−１２）、（２５−１
）ないしく２５−３２）及び（２７−１）ないしく２７
−３２）により双方向シフトレジスタが構成されている
。カウンタ（２８）は端子（１９）から入力されるクロ
ック信号により駆動され、その出力（４６）は６４ビツ
ト毎に「Ｈ」または「Ｌ」に反転する。またゲート（３
４）　、　（３５）及び（３６）により出力選択回路（
４）を構成している。

第１図において、クロック発生器（１８）及び分周器（
２０）はパラレル・シリアル変換器（７）及びシリアル
データ反転回路（２２）を制御するクロック発生器であ
る。サーマルヘッド（１０）はシフトレジスタ（１１）
及びシフトレジスタ（１１）の出力を制御するラッチ（
１３）及びナンドゲー）　（１５）により構成されてお
り、ナントゲートの出力により発熱抵抗体（１７）が制
御される。ラッチ（１３）及びナントゲート（１５）の
。

動作は公知であるので説明を省略する。

次に動作について説明する。

初期状態において、スイッチ（３０）の可動接点（３７
）はＣＰ　Ｕ　（５１）の側の接点（３９）に接続され
ている。

入力回路（４）に入力データ（２１）が入力されると、
ＣＰＵ　（５１）は入力（２１）のデータに含まれるコ
マンドデータにより、例えばラインフィードなどの処理
を行い、次に印字データが入力されるとスイッチ（３０
）をパラレルシリアル変換器側の接点（３８）に切り換
える。その結果入力される印字データはＣＰＵを通るこ
となく直接パラレル・シリアル変換器（７）へ伝送され
る。パラレル・シリアル変換器（７）によりシリアルデ
ータに変換されたデータ（９）はシリアルデータ反転回
路（２２）に入力される。第２図に示すシリアルデータ
反転回路において、最初の第１ビツトから第６４ビツト
までのデータが入力されるまでの間、すなわち端子（１
９）から入力されるクロック数が６３以下の時、カウン
ター（２８）の出力は「Ｌ」になるようになされており
、そのためアンドゲート（２６−１）〜（２６−３２）
は開、アンドゲート（２７−１）〜（２７−３２）は閉
になされている。ゆえに、端子（９）から入力されるデ
ータはアントゲ−１−（２６−１）及びオアゲー）　（
２５−１）を介してラッチ（２４−１）のデータ端子（
Ｄ）にセットされ、端子（１９）から入力されるクロッ
クに同期してラッチ（２４−１）に保持されるとともに
、ラッチ（２４−１）の端子（Ｑ）に第１ビツトのデー
タを出力する。このときカウンター（２８）の出力は「
Ｌ」であるため、アンドゲート（２６−２）は開、アン
ドゲート（２７−２）は閉になっており、ラッチ（２４
−１）の端子ＣＱ＞に出力された！＠１ビットデータは
ラッチ（２４−２）のデータ端子（Ｄ）にセットされる
。上記端子（１９）に次のクリックが入力されると、上
記第１ビツトデータはラッチ（２４−２）に保持され、
ラッチ（２４−２）の端子（Ｑ）に出力される。このよ
うにしてクロックが入力される毎に、データはラッチ（
２４−１）からラッチ（２４−３２）へ順次シフトされ
る。クロック数が３２に達すると、ラッチ（２４−１）
〜（２４−３２）に保持された３２ビツトのデータは、
ｔｉＳ３３番目〜第６４番目のクロックにより順次入力
された順序でゲート（３５）から押出され、出力（２３
）から出力される。すなわち最初の第１ビツトから第３
２ビツトまでのデータは入力された順序で出力されたこ
とになる。

クロック数が６４に達するとカウンター（２８）の出力
はｒ　ＨＪとなり、アンドゲート（２６−１）〜（２６
−３２）のゲートは閉、アントゲ−）　（２７−１）〜
（２７−３２）のゲートは開となり、データのシフト方
向が反転する。そのため第６４番目以後のクロックによ
り第６５ピットから第９６ビツトまでの入力データはラ
ッチ（２４−３２）　、　（２４−３１）　、　、　、
、、　（２４−１）の順序で入力される。

その結果ラッチ（２４−１）〜（２４−３２）に保持さ
れていた第３３ビツト〜第６４ビツトまでのデータは入
力された方向とは逆の順序でラッチ（２４−１）から順
次押出され、ゲート（３６）を経て出力される。そのと
きのデータの順序は６４ビツト、６３ビット１．、、、
．３４ビツト、３３ビツトとなる。以上のようにして第
３３ビツトから第６４ビットまでのデータは反転される
。

更に第９７ビツトから第１２８ビットまでのデータはラ
ッチ（２４−３２）　、　（２４−３１）　、　、　、
　、　、　（２４−１）の順序で入力され、そのとき第
６５ビツトないし第９６ピツトのデ−タが第６５ビツト
、第６６ビツト、第６７ビツト０５０．。

第９６ピツトの順序の入力された順序と同順序でアンド
ゲート（３６）から出力される。上記の動作により、パ
ラレル・シリアル変換器（７）から出力されたシリアル
データは第１ピツトから第３２ビツトまでは入力の順序
でシフトレジスタ（１１）に出力され、第３３ピツトか
ら第６４ビツトまでは入力された順序が逆転されて出力
され、以下同様にして３２ピツト毎にデータの配列順序
を反転したデータが出力される。

［発明の効果］ この発明によれば、ラインヘッドサーマルプリンタ装置
の制御装置に入力されるパラレルデータは、ＣＰＵ及び
入カパッファを経由せず直接パラレル・シリアル変換器
に入力されてシリアルデータに変換され、次にシリアル
データ反転回路により所定数のビット毎にデータの配列
が反転されるので、ＣＰＵによる反転処理は必要なくデ
ータの伝送が早くなる。その結果印字速度が早くなると
ともにＣＰＵによる処理のときに必要な入カバンファも
不要になり制御装置のコストを低減することができる。

【図面の簡単な説明】

第１図はこの発明の実施例のブロック図、第２図はこの
発明のシリアルデータ反転回路の回路図、第３図は従来
の例のブロック図、第４図はサーマルヘッドの構成を示
す略図である。 ７：パラレル・シリアル変換器 ２８：カウンタ ４５：双方向シフトレジスタ ４７：出力選択回路

Claims (1)

【特許請求の範囲】
1. （１）プリント情報にもとづくパラレルデータをシリア
   ルデータに変換するパラレル・シリアル変換器、 変換されたシリアルデータが入力される双方向シフトレ
   ジスタ、 双方向シフトレジスタへのデータの入力方向を所定のビ
   ット数毎に反転するためのカウンタ及び双方向シフトレ
   ジスタの出力端子を選択し前記所定のビット数の２分の
   １のビット数毎に出力データの配列順序を反転させる出
   力選択回路 を有するラインヘッドサーマルプリンタ装置。