JPS5920306B2 - 感熱記録装置 - Google Patents
感熱記録装置Info
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- JPS5920306B2 JPS5920306B2 JP53024896A JP2489678A JPS5920306B2 JP S5920306 B2 JPS5920306 B2 JP S5920306B2 JP 53024896 A JP53024896 A JP 53024896A JP 2489678 A JP2489678 A JP 2489678A JP S5920306 B2 JPS5920306 B2 JP S5920306B2
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- Japan
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- circuit
- signal
- image signal
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Description
【発明の詳細な説明】
本発明は、ファクシミリ受信装置における感熱記録装置
に関する。
に関する。
近年、ファクシミリ通信の高連化が要求され、このため
帯域圧縮方式の採用や大容量の伝送回線を用いる等が行
なわれている。
帯域圧縮方式の採用や大容量の伝送回線を用いる等が行
なわれている。
たとえば、送信側では読取走査を高速で行ない、得られ
た画信号の冗長度を圧縮して伝送し、受信側では圧縮さ
れた信号を元の画信号に変換して受信走査を行なうもの
である。この場合、読取走査をいくら高速で行なつても
、また画信号の冗長度をいくら圧縮して伝送しても、受
信走査が低速であれば何ら意味がなくなつてしまう。実
際問題として受信機の記録装置が感熱記録装置の場合、
きわめて受信走査が低速であり、高速伝送のさまたげと
なつている。一般に、感熱記録ヘッドは第1図に示すよ
うにマトリックス構造になつている。すなわち、1列に
配列された感熱発熱素子R1 1〜■皿をm個ずつn個
のブロックに分割し、各ブロック内の感熱発熱素子をそ
れぞれ共通側端子G1〜Gnに共通に接続し、一方では
該感熱発熱素子をm個おきに共通に接続してそれぞれ駆
動回路(図示せず)に接続している。つまり、R1l2
R12゜゜゜Rln、R21、R223、、、R2n、
、、、、Rml3Rm2・、、、・、Rmnをそれぞれ
m個の駆動回路端子に接続している。このように構成さ
れた感熱記録ヘッドの感熱発熱素子R11〜Rmnを適
宜に発熱させ、この感熱発熱素子R11〜Rmnと接し
ている感熱亙録の必要画素部分を加熱し、画情報を得る
のである。以上述べた感熱記録ヘッドを使用した従来の
感熱記録装置においては、送信側からの圧縮された画信
号は元の画信号に変換され、メモリに適当に【−記憶さ
れ該メモリから前記感熱発熱素子Rll〜Rmnのうち
の第1プロツクRll〜Rmlに対応する信号だけ読み
出し、この読み出した信号に従つて前記駆動回路を同時
に駆動させるとともに共通側端子G1をアースに落とす
。
た画信号の冗長度を圧縮して伝送し、受信側では圧縮さ
れた信号を元の画信号に変換して受信走査を行なうもの
である。この場合、読取走査をいくら高速で行なつても
、また画信号の冗長度をいくら圧縮して伝送しても、受
信走査が低速であれば何ら意味がなくなつてしまう。実
際問題として受信機の記録装置が感熱記録装置の場合、
きわめて受信走査が低速であり、高速伝送のさまたげと
なつている。一般に、感熱記録ヘッドは第1図に示すよ
うにマトリックス構造になつている。すなわち、1列に
配列された感熱発熱素子R1 1〜■皿をm個ずつn個
のブロックに分割し、各ブロック内の感熱発熱素子をそ
れぞれ共通側端子G1〜Gnに共通に接続し、一方では
該感熱発熱素子をm個おきに共通に接続してそれぞれ駆
動回路(図示せず)に接続している。つまり、R1l2
R12゜゜゜Rln、R21、R223、、、R2n、
、、、、Rml3Rm2・、、、・、Rmnをそれぞれ
m個の駆動回路端子に接続している。このように構成さ
れた感熱記録ヘッドの感熱発熱素子R11〜Rmnを適
宜に発熱させ、この感熱発熱素子R11〜Rmnと接し
ている感熱亙録の必要画素部分を加熱し、画情報を得る
のである。以上述べた感熱記録ヘッドを使用した従来の
感熱記録装置においては、送信側からの圧縮された画信
号は元の画信号に変換され、メモリに適当に【−記憶さ
れ該メモリから前記感熱発熱素子Rll〜Rmnのうち
の第1プロツクRll〜Rmlに対応する信号だけ読み
出し、この読み出した信号に従つて前記駆動回路を同時
に駆動させるとともに共通側端子G1をアースに落とす
。
この動作こよつて、第1プロツクの必要部分の感熱発熱
素子だけを発熱させ必要部分の記録ができる。つぎに、
第2プロツクRl2〜Rm2に対応する信号をメモリか
ら読み出し、この信号に従つて駆動させ、同時に共通側
端子G2をアースに落とす。以下、順次第nプロツクま
で駆動させることによつて1ラインの記録が終了する。
したがつて、1プロツクの1駆動時間をTOCsec〕
とすると、1ラインの記録時間はTOXnCsec〕と
なる。なお、1プロツクの駆動時間TOは、発熱量、材
質等によつて異なるが一般にTO二2×10−3〜3×
10−3〔Sec〕と考えてよい。仮にTO:2.5×
10−3〔Sec〕n=64とすると、1ラインの記録
時間THはTlI:16×10−2〔Sec〕となる。
これは静電記録における1ライン記録時間(約2×10
−3sec)と比較すると著しく大きな数となつている
ことがわかる。感熱記録における記録時間を減縮するた
めに前記゛駆動回路の数を増やせばよいが、駆動電源の
大きさおよび容量に制限があり、現在のところ,駆動回
路の数を容易に増やすことはできない。本発明は以上述
べたような点に鑑みてなされたもので、従来の感熱記録
装置のように1プロツクずつn個のプロツクをすべて駆
動させることなく黒信号を含むプロツクのみを駆動させ
、1プロツクすべて白信号(全白)の場合にはそのプロ
ツクを飛越走査することにより記録時間を著しく短縮す
ることができる感熱記録装置を提供するものである。
素子だけを発熱させ必要部分の記録ができる。つぎに、
第2プロツクRl2〜Rm2に対応する信号をメモリか
ら読み出し、この信号に従つて駆動させ、同時に共通側
端子G2をアースに落とす。以下、順次第nプロツクま
で駆動させることによつて1ラインの記録が終了する。
したがつて、1プロツクの1駆動時間をTOCsec〕
とすると、1ラインの記録時間はTOXnCsec〕と
なる。なお、1プロツクの駆動時間TOは、発熱量、材
質等によつて異なるが一般にTO二2×10−3〜3×
10−3〔Sec〕と考えてよい。仮にTO:2.5×
10−3〔Sec〕n=64とすると、1ラインの記録
時間THはTlI:16×10−2〔Sec〕となる。
これは静電記録における1ライン記録時間(約2×10
−3sec)と比較すると著しく大きな数となつている
ことがわかる。感熱記録における記録時間を減縮するた
めに前記゛駆動回路の数を増やせばよいが、駆動電源の
大きさおよび容量に制限があり、現在のところ,駆動回
路の数を容易に増やすことはできない。本発明は以上述
べたような点に鑑みてなされたもので、従来の感熱記録
装置のように1プロツクずつn個のプロツクをすべて駆
動させることなく黒信号を含むプロツクのみを駆動させ
、1プロツクすべて白信号(全白)の場合にはそのプロ
ツクを飛越走査することにより記録時間を著しく短縮す
ることができる感熱記録装置を提供するものである。
以下、本発明の一実施例を図面にもとづいて詳細に説明
する。
する。
第2図は本発明の一実施例のプロ 3ツク図である。送
信機から送られてくる帯域圧縮された信号は入力端子1
からデータ復元装置2に入力され元の画信号に復元され
る。復元された画信号は、入力端子12から入力される
信号により制御されるマルチプレクサ3(以下MUXと
いう)4に入力される。該MUX3は、最初1ラインメ
モリ4の第1番目のメモリ4aに画信号を1ビツトずつ
入力する。このようにして第1番目の1ラインメモリ4
aに1ライン分の画信号(2048ビツトとする。)の
書き込みが終了すると、入力端子12から入力される制
御信号によりMUX3は入力端子1から入力されてくる
2ライン目の画信号を第2番目の1ラインメモリ4bに
入力するように匍脚される。以下、該MUX3(丸入力
端子12から入力される制御信号により順次1ラインメ
モリ4c→4dを指定し、入力端子1から入力される画
信号をそれぞれのメモリに入力する。第4番目の1ライ
ンメモリ4dの書き込みが終了すると、1ラインメモリ
4は、出力端子14から外部の制御回路に1ラインメモ
リ4が一杯であることを知らせる信号を出力する。また
、1ラインメモリ4aに入力された画信号は、MUX5
によつて選択され1ビツトずつデータ判定回路6および
1ライン再生メモリ9に入力される。また、32カウン
タ8および2048カウンタ7には画信号に同期したク
ロツク信号が入力される。データ判定回路6は、MUX
5から入力される画信号の内容(黒信号または白信号)
を判定する。また、該データ判定回路6は、32カウン
タ8からのりセツト信号によりりセツトされる。すなわ
ち、32カウンタ8によつてMUX5から入力される画
信号は32ビツトを1プロツクとする64個のプロツク
に分割される。またデータ判定回路6は、1プロツク中
に黒信号がない場合には「0」信号をまた1プロツク中
に1ビツトでも黒信号があると「1」信号を64プロツ
クメモリ23に出力する。2048カウンタ7からの信
号は、インバータ17、インバータ24を介してアンド
回路20に入力される。
信機から送られてくる帯域圧縮された信号は入力端子1
からデータ復元装置2に入力され元の画信号に復元され
る。復元された画信号は、入力端子12から入力される
信号により制御されるマルチプレクサ3(以下MUXと
いう)4に入力される。該MUX3は、最初1ラインメ
モリ4の第1番目のメモリ4aに画信号を1ビツトずつ
入力する。このようにして第1番目の1ラインメモリ4
aに1ライン分の画信号(2048ビツトとする。)の
書き込みが終了すると、入力端子12から入力される制
御信号によりMUX3は入力端子1から入力されてくる
2ライン目の画信号を第2番目の1ラインメモリ4bに
入力するように匍脚される。以下、該MUX3(丸入力
端子12から入力される制御信号により順次1ラインメ
モリ4c→4dを指定し、入力端子1から入力される画
信号をそれぞれのメモリに入力する。第4番目の1ライ
ンメモリ4dの書き込みが終了すると、1ラインメモリ
4は、出力端子14から外部の制御回路に1ラインメモ
リ4が一杯であることを知らせる信号を出力する。また
、1ラインメモリ4aに入力された画信号は、MUX5
によつて選択され1ビツトずつデータ判定回路6および
1ライン再生メモリ9に入力される。また、32カウン
タ8および2048カウンタ7には画信号に同期したク
ロツク信号が入力される。データ判定回路6は、MUX
5から入力される画信号の内容(黒信号または白信号)
を判定する。また、該データ判定回路6は、32カウン
タ8からのりセツト信号によりりセツトされる。すなわ
ち、32カウンタ8によつてMUX5から入力される画
信号は32ビツトを1プロツクとする64個のプロツク
に分割される。またデータ判定回路6は、1プロツク中
に黒信号がない場合には「0」信号をまた1プロツク中
に1ビツトでも黒信号があると「1」信号を64プロツ
クメモリ23に出力する。2048カウンタ7からの信
号は、インバータ17、インバータ24を介してアンド
回路20に入力される。
また、インバータ25を介してアンド回路19に入力さ
れる。また、入力端子26からはFAST,CLOCK
a(以下、クロツクaという)が、入力端子27からは
SLOW,CLOCKb(以下クロツクbという)が入
力されていて、それぞれアンド回路20または19に入
力されている。
れる。また、入力端子26からはFAST,CLOCK
a(以下、クロツクaという)が、入力端子27からは
SLOW,CLOCKb(以下クロツクbという)が入
力されていて、それぞれアンド回路20または19に入
力されている。
アンド回路20の他の入力であるフリツプフロツプ28
(以下、FFという)のQ出力は、最初「1」に設定さ
れている。1ライン再生メモリ9への画信号の書き込み
は、2048カウンタ7からの信号により、アンド回路
19が開きオア回路18を介してクロツクbによつて行
なわれる。
(以下、FFという)のQ出力は、最初「1」に設定さ
れている。1ライン再生メモリ9への画信号の書き込み
は、2048カウンタ7からの信号により、アンド回路
19が開きオア回路18を介してクロツクbによつて行
なわれる。
1ライン再生メモリ9に2048ビツトの画信号が書き
込まれると、同時に2048カウンタ7の信号は反転し
アンド回路19は閉じらベアンド回路20が開かれる。
込まれると、同時に2048カウンタ7の信号は反転し
アンド回路19は閉じらベアンド回路20が開かれる。
ところで、この時点において前記データ判定回路6は3
2ビツトを1プロツクとする64プロツクの画信号の判
定を終つていて、その結果は32カウンタ8からのクロ
ツク信号および2048カウンタ7の信号がアンド回路
16、オア回路21を介して64プロツクメモリ23に
入力されるクロツク信号により64プロツクメモリ23
に書き込まれる。したがつて、1ライン再生メモリ9に
2048ビツトの画信号が書き込まれた時には、64プ
ロツクメモリ23にはデータ判定回路6で判定された結
未が入つており、かつ2048カウンタ7の出力により
動作する64ラツチ回路22には、64プロツクメモリ
23の内容がラツチされている。ところで、アンド回路
20が開かれるとクロツクaがオア回路18を介して1
ライン再生メモリ9に入力さへ 1ライン9の内容(画
信号)が1ビツトずつ読み出される。
2ビツトを1プロツクとする64プロツクの画信号の判
定を終つていて、その結果は32カウンタ8からのクロ
ツク信号および2048カウンタ7の信号がアンド回路
16、オア回路21を介して64プロツクメモリ23に
入力されるクロツク信号により64プロツクメモリ23
に書き込まれる。したがつて、1ライン再生メモリ9に
2048ビツトの画信号が書き込まれた時には、64プ
ロツクメモリ23にはデータ判定回路6で判定された結
未が入つており、かつ2048カウンタ7の出力により
動作する64ラツチ回路22には、64プロツクメモリ
23の内容がラツチされている。ところで、アンド回路
20が開かれるとクロツクaがオア回路18を介して1
ライン再生メモリ9に入力さへ 1ライン9の内容(画
信号)が1ビツトずつ読み出される。
32カウンタ10は、この画信号の数をカウントし、3
2ビツト毎にパルスをフリツプフロツプ(以下FF)2
8、オア回路21および64リングカウンタ15に出力
する。
2ビツト毎にパルスをフリツプフロツプ(以下FF)2
8、オア回路21および64リングカウンタ15に出力
する。
オア回路21からの出力(この時点においては、アンド
回路16は2048カウンタ7の信号によつて閉じられ
ているので、オア回路21の出力としては32カウンタ
10からの出力のみとなる)によつて、64プロツクメ
モリ23は1ビツトシフトされる。64プロツクメモリ
23からの出力はその内容を判定する判定回路であるF
F28のセツト端子Jに入力さへ出力の内容が「1」の
場合および32カウンタ10からの出力がクロツク端子
に入力されている場合には出力端子Qから「1」信号が
出力される。
回路16は2048カウンタ7の信号によつて閉じられ
ているので、オア回路21の出力としては32カウンタ
10からの出力のみとなる)によつて、64プロツクメ
モリ23は1ビツトシフトされる。64プロツクメモリ
23からの出力はその内容を判定する判定回路であるF
F28のセツト端子Jに入力さへ出力の内容が「1」の
場合および32カウンタ10からの出力がクロツク端子
に入力されている場合には出力端子Qから「1」信号が
出力される。
パルス発生回路29は、該「1」信号が入力されると予
め定められた時間幅の信号をアンドゲート31およびワ
ンシヨツトマルチ33に出力する。該ワンシヨツトマル
チ33の出力は、インバータ32を介してFF28のク
リア端子CRに入力され、FF28はパルス発生回路2
9の出力が終了した時点でワンシヨツトマルチ33の出
力によりクリアされる。また、パルス発生回烙29から
信号が出力される時点において(ζ1駆動メモリ30に
は第1プロツクの32ビツトの画信号が入力されていて
、前記駆動回路(図示せず)に出力される。また、64
)リングカウンタ15は、32カウンタ10からの出力
(クロツク信号)により制御され最初のクロツク信号が
入力されるとアンド回路31の第1番目を選択する。
め定められた時間幅の信号をアンドゲート31およびワ
ンシヨツトマルチ33に出力する。該ワンシヨツトマル
チ33の出力は、インバータ32を介してFF28のク
リア端子CRに入力され、FF28はパルス発生回路2
9の出力が終了した時点でワンシヨツトマルチ33の出
力によりクリアされる。また、パルス発生回烙29から
信号が出力される時点において(ζ1駆動メモリ30に
は第1プロツクの32ビツトの画信号が入力されていて
、前記駆動回路(図示せず)に出力される。また、64
)リングカウンタ15は、32カウンタ10からの出力
(クロツク信号)により制御され最初のクロツク信号が
入力されるとアンド回路31の第1番目を選択する。
また、アンド回路31の第1番目には、前記64ラツチ
回烙22の第1番目の内容が入力されている。その後、
64リングカウンタ15は、32カウンタ10、から出
力されてくるクロツク信号により、アンド回烙31の第
2番目、第3番目と順次選択する。アンド回路31の出
力は、前記共通側端子G1〜Gnとそれぞれ1対1に対
応づけられていて、64リングカウンタ15によつて選
択され、かつ64ラツチ回路22の内容が「1」のとき
およびパルス発生回路29の出力が「1」のときはそれ
に対応する共通側端子を動作させる。たとえば、64ラ
ツチ回路22の第1番目の内容が「1」のときおよびパ
ルス発生回路29の出力が「1」のときにはアンド回路
31の第1番目が開き、共通側端子G1を動作させる。
回烙22の第1番目の内容が入力されている。その後、
64リングカウンタ15は、32カウンタ10、から出
力されてくるクロツク信号により、アンド回烙31の第
2番目、第3番目と順次選択する。アンド回路31の出
力は、前記共通側端子G1〜Gnとそれぞれ1対1に対
応づけられていて、64リングカウンタ15によつて選
択され、かつ64ラツチ回路22の内容が「1」のとき
およびパルス発生回路29の出力が「1」のときはそれ
に対応する共通側端子を動作させる。たとえば、64ラ
ツチ回路22の第1番目の内容が「1」のときおよびパ
ルス発生回路29の出力が「1」のときにはアンド回路
31の第1番目が開き、共通側端子G1を動作させる。
この時、前記駆動回路には、最初のプロツクの画信号(
32ビツト)が入力されていて、画信号中黒信号に対応
している前記感熱発熱素子Rll〜Rmnに信号が入力
される。しかし、共通側端子G1〜Gnはその中の1つ
の共通側端子G1だけ力動作するので、感熱発熱素子R
ll〜Rnllの黒信号のみが記録される。ところで、
以上の説明は1プロツク中に黒信号がある場合に関する
ものであつたが、つぎに、1プロツク中に黒信号のない
場合の動作を詳細に説明する。
32ビツト)が入力されていて、画信号中黒信号に対応
している前記感熱発熱素子Rll〜Rmnに信号が入力
される。しかし、共通側端子G1〜Gnはその中の1つ
の共通側端子G1だけ力動作するので、感熱発熱素子R
ll〜Rnllの黒信号のみが記録される。ところで、
以上の説明は1プロツク中に黒信号がある場合に関する
ものであつたが、つぎに、1プロツク中に黒信号のない
場合の動作を詳細に説明する。
ここで、画信号の第2および第3プロツクは全白、第4
プロツクは黒信号を含むと仮定する。第2および第3プ
ロツクに関するデータ判定回路6の出力は共に「O」で
あり、第4プロツクに関しては「1」である。
プロツクは黒信号を含むと仮定する。第2および第3プ
ロツクに関するデータ判定回路6の出力は共に「O」で
あり、第4プロツクに関しては「1」である。
データ判定回路6の出力は、64プロツクメモリ23に
入力される。64プロツクメモリ23は、前にも述べた
が32カウンタ10の出力によりシフトされ、1ビツト
ずつその内容をFF28のセツト端子Jに出力する。
入力される。64プロツクメモリ23は、前にも述べた
が32カウンタ10の出力によりシフトされ、1ビツト
ずつその内容をFF28のセツト端子Jに出力する。
FF28は通常はりセツト状態になつている。したがつ
て、その出力端子Qからの出力は「1」であるため、ア
ンド回路20は開かれクロツクaがオア回路18を介し
て1ライン再生メモリ9に入力される。1ライン再生メ
モリ9は、クロツクaにより読み出される。
て、その出力端子Qからの出力は「1」であるため、ア
ンド回路20は開かれクロツクaがオア回路18を介し
て1ライン再生メモリ9に入力される。1ライン再生メ
モリ9は、クロツクaにより読み出される。
その後、32ビツトの画信号が読み出されると、32カ
ウンタ10から信号がFF28のクロツク端子に出力さ
れるが、セツト端子Jに入力されている第2番目の内容
が「0」であるためクリア状態を保持する。この場合、
その出力端子「Q」の出力は「O」であるためパルス発
生回路29は信号を出力しない。そのため、アンド回路
31は全て閉じられる。また、このとき、64リングカ
ウンタ15はアンド回路31の第2番目に「1」を出力
するが、64ラツチ回路22の第2番目の出力が「0」
であり、かつパルス発生回路29の出力も「O」である
のでアンド回路31は開かない。したがつて、駆動メモ
リ30に入力された第2プロツクの画信号は記録されな
い。つまり、第2プロツクについては飛越走査が行なわ
へ前記駆動時間TO=2〜3X10−3〔Sec〕を必
要とせず高速で進んだことになる。また、32カウンタ
10の信号によりFF28が第2プロツクの内容を判定
すると同時に、アンド回路21を介して64プロツクメ
モリ23は1ビツトシフトされる。第3プロツクについ
ても、第2フ狛ツクと同様に飛越走査が行なわれる。第
4プロツクについては、前に述べた第1プロツクの場合
と同様に動作し、第4プロツク中の黒信号の記録が行な
われる。以上述べた動作を64回繰り返すと、64カウ
ンタ11から制御回路13に信号が出力される。
ウンタ10から信号がFF28のクロツク端子に出力さ
れるが、セツト端子Jに入力されている第2番目の内容
が「0」であるためクリア状態を保持する。この場合、
その出力端子「Q」の出力は「O」であるためパルス発
生回路29は信号を出力しない。そのため、アンド回路
31は全て閉じられる。また、このとき、64リングカ
ウンタ15はアンド回路31の第2番目に「1」を出力
するが、64ラツチ回路22の第2番目の出力が「0」
であり、かつパルス発生回路29の出力も「O」である
のでアンド回路31は開かない。したがつて、駆動メモ
リ30に入力された第2プロツクの画信号は記録されな
い。つまり、第2プロツクについては飛越走査が行なわ
へ前記駆動時間TO=2〜3X10−3〔Sec〕を必
要とせず高速で進んだことになる。また、32カウンタ
10の信号によりFF28が第2プロツクの内容を判定
すると同時に、アンド回路21を介して64プロツクメ
モリ23は1ビツトシフトされる。第3プロツクについ
ても、第2フ狛ツクと同様に飛越走査が行なわれる。第
4プロツクについては、前に述べた第1プロツクの場合
と同様に動作し、第4プロツク中の黒信号の記録が行な
われる。以上述べた動作を64回繰り返すと、64カウ
ンタ11から制御回路13に信号が出力される。
該制御回路13は、64カウンタ11からの信号を受け
ると2048カウンタ7、64リングカウンタ15およ
びMUX5に制御信号を出力する。2048カウンタ7
および64リングカウンタ15はこの制御信号によりり
セツトされ、つぎのラインに対する動作に備える。
ると2048カウンタ7、64リングカウンタ15およ
びMUX5に制御信号を出力する。2048カウンタ7
および64リングカウンタ15はこの制御信号によりり
セツトされ、つぎのラインに対する動作に備える。
また、MUX5は制御回路13からの信号により、第2
番目の1ラインメモリ4bに入力された画信号を選択す
るように制御され、1ラインメモリ4bから第2ライン
目の画信号がデータ判定回路6、1ライン再生メモリ9
に入力される。以上述べた動作を繰り返すことにより送
信側から送られてきた画信号の記録が完了する。以上述
べたように本発明によれば、1ライン分の画信号をmビ
ツトを1プロツクとするnプロツクに分割し、各々のプ
ロツクの内容を判定し、全白の場合には飛越走査するこ
とにより記録時間を短縮することができる。
番目の1ラインメモリ4bに入力された画信号を選択す
るように制御され、1ラインメモリ4bから第2ライン
目の画信号がデータ判定回路6、1ライン再生メモリ9
に入力される。以上述べた動作を繰り返すことにより送
信側から送られてきた画信号の記録が完了する。以上述
べたように本発明によれば、1ライン分の画信号をmビ
ツトを1プロツクとするnプロツクに分割し、各々のプ
ロツクの内容を判定し、全白の場合には飛越走査するこ
とにより記録時間を短縮することができる。
また、本発明の場合には送信側で感熱記録のための特殊
な操作を施す必要がなく、受信側の処理だけで記録時間
を短縮することができる。
な操作を施す必要がなく、受信側の処理だけで記録時間
を短縮することができる。
第1図は、感熱記録ヘツドの構成図、第2図は本発明の
一実施例のプロツク図である。 2・・・・・・データ復元装置、3,5・・・・・・マ
ルチプレクサ、4・・・・・・1ラインメモリ、6・・
・・・・データ判定回路、7・・・・・・2048カウ
ンタ、8,10・・・・・・32カウンタ、9・・・・
・・1ライン再生メモリ、11・・・・・・64カウン
タ、13・・・・・・制御回路、15・・・・・・64
リングカウンタ、22・・・・・・ラツチ回路、23・
・・・・・64プロツクメモリ、28・・・・・・フリ
ツプフロツプ、29・・・・・・パルス発生回路、30
・・・・・・駆動メモリ、33・・・・・・ワンショッ
トマルチ。
一実施例のプロツク図である。 2・・・・・・データ復元装置、3,5・・・・・・マ
ルチプレクサ、4・・・・・・1ラインメモリ、6・・
・・・・データ判定回路、7・・・・・・2048カウ
ンタ、8,10・・・・・・32カウンタ、9・・・・
・・1ライン再生メモリ、11・・・・・・64カウン
タ、13・・・・・・制御回路、15・・・・・・64
リングカウンタ、22・・・・・・ラツチ回路、23・
・・・・・64プロツクメモリ、28・・・・・・フリ
ツプフロツプ、29・・・・・・パルス発生回路、30
・・・・・・駆動メモリ、33・・・・・・ワンショッ
トマルチ。
Claims (1)
- 【特許請求の範囲】 1 m個の感熱発熱素子を1ブロックとするm×n個の
マトリクス配線された感熱発熱素子群とそれぞれ前記m
個の感熱発熱素子に対応づけられたn個の共通側端子か
ら構成された感熱記録ヘッドを有する感熱記録装置にお
いて、1ラインの画信号をmビットを1ブロックとする
nブロックに分割する装置と、前記1ブロックの画信号
の内容を判定する第1の判定回路と、前記1ラインの画
信号を記憶する第1の記憶装置と前記判定回路で判定さ
れた結果を記憶する第2の記憶装置と、前記第2の記憶
装置に記憶された内容を判定する第2の判定回路と、前
記第2の判定回路の判定結果が黒信号を含む場合に信号
を発生するパルス発生回路と、前記n個の共通側端子を
選択する計数回路と、前記パルス発生回路と前記計数回
路と前記第2の記憶装置の出力を入力とし前記第2の判
定回路の判定結果が黒信号を含む場合のみ前記計数回路
によつて選択された共通側端子を駆動させるゲート回路
と、前記第1の記憶装置から読み出されたmビットの画
信号を記憶し前記m×n個の感熱発熱素子群に画信号を
入力する駆動用記憶装置とを具備したことを特徴とする
感熱記録装置。 2 n個の共通側端子を選択する計数装置がリングカウ
ンタであることを特徴とする特許請求の範囲第1項記載
の感熱記録装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53024896A JPS5920306B2 (ja) | 1978-03-03 | 1978-03-03 | 感熱記録装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53024896A JPS5920306B2 (ja) | 1978-03-03 | 1978-03-03 | 感熱記録装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54117621A JPS54117621A (en) | 1979-09-12 |
JPS5920306B2 true JPS5920306B2 (ja) | 1984-05-12 |
Family
ID=12150939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53024896A Expired JPS5920306B2 (ja) | 1978-03-03 | 1978-03-03 | 感熱記録装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5920306B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57145486A (en) * | 1981-03-04 | 1982-09-08 | Alps Electric Co Ltd | Signal recording system |
JPS61131967A (ja) * | 1984-11-30 | 1986-06-19 | Shinko Electric Co Ltd | サ−マルプリンタ |
JP2527820B2 (ja) * | 1989-08-14 | 1996-08-28 | 株式会社テック | 端面発光型elプリンタ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS526017A (en) * | 1975-07-04 | 1977-01-18 | Oki Electric Ind Co Ltd | High speed facsimile |
-
1978
- 1978-03-03 JP JP53024896A patent/JPS5920306B2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS526017A (en) * | 1975-07-04 | 1977-01-18 | Oki Electric Ind Co Ltd | High speed facsimile |
Also Published As
Publication number | Publication date |
---|---|
JPS54117621A (en) | 1979-09-12 |
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