JPS6290974A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPS6290974A JPS6290974A JP23194785A JP23194785A JPS6290974A JP S6290974 A JPS6290974 A JP S6290974A JP 23194785 A JP23194785 A JP 23194785A JP 23194785 A JP23194785 A JP 23194785A JP S6290974 A JPS6290974 A JP S6290974A
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- JP
- Japan
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- oxide film
- substrate
- gate electrode
- source
- phosphorus
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＯＳＦＥＴでチャネル長が短くなり、サブミクロン領
域となると、ホット・キャリヤ （ＨｏｔＣａｒｒｉｅ
ｒ）効果の問題が避けられなくなるが、通常Ｌ Ｄ Ｄ
（Ｌ ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造により対策を行っている。本発明では高価な異方性
ＲＩＥ装置を使用しないＬＤＤ構造によるＭ ＯＳ Ｆ
ＥＴの製造方法を説明する。
域となると、ホット・キャリヤ （ＨｏｔＣａｒｒｉｅ
ｒ）効果の問題が避けられなくなるが、通常Ｌ Ｄ Ｄ
（Ｌ ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造により対策を行っている。本発明では高価な異方性
ＲＩＥ装置を使用しないＬＤＤ構造によるＭ ＯＳ Ｆ
ＥＴの製造方法を説明する。
本発明は、集積度の高いＭＯＳＦＥＴで用いられるＬＤ
Ｄ構造のＭＯＳ Ｆ ＥＴの製造方法に関する。
Ｄ構造のＭＯＳ Ｆ ＥＴの製造方法に関する。
集積度の向上に伴ってソース、ドレイン間のチャネル長
は益々短縮化される傾向にあるが、チャネル長がサブミ
クロン領域となるとホット・キャリヤ効果を無視出来な
くなる。特にｎチャネル間Ｏ３ＦＥＴで問題となる。
は益々短縮化される傾向にあるが、チャネル長がサブミ
クロン領域となるとホット・キャリヤ効果を無視出来な
くなる。特にｎチャネル間Ｏ３ＦＥＴで問題となる。
ホット・キャリア効果とは、ドレイン方向に向かったキ
ャリアがドレイン領域の高電界に加速され充分なるエネ
ルギーを得て、ＳｉとＳｉＯ□の電位障壁を乗り越えて
ゲート酸化膜内に注入される現象であり、しきい値電圧
、その他相互コンダクタンス特性の変化をもたらす。
ャリアがドレイン領域の高電界に加速され充分なるエネ
ルギーを得て、ＳｉとＳｉＯ□の電位障壁を乗り越えて
ゲート酸化膜内に注入される現象であり、しきい値電圧
、その他相互コンダクタンス特性の変化をもたらす。
その解決のためＬＤＤ構造のＭＯＳ Ｆ ＥＴが提案さ
れているが、この構造はプロセスとして異方性ＲＩＥを
使用することが必要であり、設備として高価なＲＩＥ装
置を使用せずにＬＤＤ構造を形成する製造方法が要望さ
れている。
れているが、この構造はプロセスとして異方性ＲＩＥを
使用することが必要であり、設備として高価なＲＩＥ装
置を使用せずにＬＤＤ構造を形成する製造方法が要望さ
れている。
ホット・キャリア効果を改善するため、ゲート酸化膜を
厚くしたり、ドレイン領域近傍の接合部の電界を弱くす
るため不純物の濃度分布に緩い傾斜を持たせる方法等が
とられる。
厚くしたり、ドレイン領域近傍の接合部の電界を弱くす
るため不純物の濃度分布に緩い傾斜を持たせる方法等が
とられる。
ＬＤＤ構造は後者のドレイン領域近くの電界を緩和する
ことを口約とした構造であって、その製造方法を第２図
により更に詳しく説明する。
ことを口約とした構造であって、その製造方法を第２図
により更に詳しく説明する。
第２図（ａ） ニ示すごとく、通常のｎ−ＭＯＳＦＥＴ
のプロセスと同様にしてｐ型基板１上にフィールド酸化
膜２、ゲート酸化膜３、ポリシリコンよりなるゲート電
極４が形成された基板を用いる。
のプロセスと同様にしてｐ型基板１上にフィールド酸化
膜２、ゲート酸化膜３、ポリシリコンよりなるゲート電
極４が形成された基板を用いる。
この状態に図に示すごとく燐のイオン打込みによりソー
ス、ドレイン領域に先ずｎ一層５を形成する。
ス、ドレイン領域に先ずｎ一層５を形成する。
次いで、ＣＶＤ法により厚い酸化膜６を全面に成長させ
る。これを第２図（ｂ）に示す。
る。これを第２図（ｂ）に示す。
上記の基板にＲＩＥ法により異方性エツチングを加える
。異方性であるためゲート電極４の側壁面の酸化膜７を
残して酸化膜６は除去される。
。異方性であるためゲート電極４の側壁面の酸化膜７を
残して酸化膜６は除去される。
これに高濃度の砒素イオンの打込みを行ってソース領域
８、ドレイン領域９を形成する。この状態を第２図（Ｃ
）に示す。
８、ドレイン領域９を形成する。この状態を第２図（Ｃ
）に示す。
最初の燐のイオン打込みによって形成されたｎ一層５は
低濃度であり、砒素のイオン打込み領域は高濃度で且つ
酸化膜７の存在によってゲート電極より僅か離れた位置
に形成される。
低濃度であり、砒素のイオン打込み領域は高濃度で且つ
酸化膜７の存在によってゲート電極より僅か離れた位置
に形成される。
上記のごとく不純物の濃度に差異を設けることによりド
レイン近傍領域の電界強度を著しく低下させることが出
来る。
レイン近傍領域の電界強度を著しく低下させることが出
来る。
上記に述べた、ＬＤＤ構造によるホット・キャリヤ効果
対策は、その製造プロセスとしてＲＩＥ法を用いている
ことである。
対策は、その製造プロセスとしてＲＩＥ法を用いている
ことである。
異方性のＲＩＥ法は最近はドライ・エツチング法として
使用が多くなっているが、装置は比較的高価であり、量
産性を考えたとき出来れば一般的なる等方性エツチング
で製作可能なることが望ましい。
使用が多くなっているが、装置は比較的高価であり、量
産性を考えたとき出来れば一般的なる等方性エツチング
で製作可能なることが望ましい。
上記問題点は下記の工程よりなる本発明の製造方法によ
って解決される。
って解決される。
基板上にゲート酸化膜、次いで燐をドープせるポリシリ
コン層を積層し、パターンニングによりゲート電極を形
成する。
コン層を積層し、パターンニングによりゲート電極を形
成する。
次いで、ソース、ドレイン領域をパターンニングにより
基板を露出せしめた後、燐のイオン打込みを行い、更に
高圧熱酸化により全面に酸化膜を成長させる。
基板を露出せしめた後、燐のイオン打込みを行い、更に
高圧熱酸化により全面に酸化膜を成長させる。
次いで、等方性エツチングによりソース、ドレインのバ
ルク・シリコン上の酸化膜を除去して、ソース、ドレイ
ン領域に砒素のイオン打込みを行うことによりドレイン
領域近傍では不純物濃度に傾斜が形成されて、電界強度
を弱くすることが出来る。
ルク・シリコン上の酸化膜を除去して、ソース、ドレイ
ン領域に砒素のイオン打込みを行うことによりドレイン
領域近傍では不純物濃度に傾斜が形成されて、電界強度
を弱くすることが出来る。
燐をドープせるポリシリコン層を高圧熱酸化させると、
その酸化膜の膜厚は通常のバルク・シリコンの酸化膜の
膜厚の４〜５倍と大きくなる。
その酸化膜の膜厚は通常のバルク・シリコンの酸化膜の
膜厚の４〜５倍と大きくなる。
そのため、その後等方性エツチングを加えた場合でも、
ゲート電極の側壁面の酸化膜は残存し、ソース、ドレイ
ン領域のバルク・シリコン面上の酸化膜は除去出来る。
ゲート電極の側壁面の酸化膜は残存し、ソース、ドレイ
ン領域のバルク・シリコン面上の酸化膜は除去出来る。
この結果、ゲート電極側壁面の酸化膜は、砒素のイオン
打込み時にはマスクとなって不純物の導入領域に傾斜特
性を形成することになる。
打込み時にはマスクとなって不純物の導入領域に傾斜特
性を形成することになる。
〔実施例〕
本発明の一実施例を図面により詳細説明する。
第１図ｆａ）〜（ｃｌは本発明の製造方法を示す工程順
断面図である６通常のＭＯＳＦＥＴのプロセスと変わら
ない工程は説明を簡略化する。
断面図である６通常のＭＯＳＦＥＴのプロセスと変わら
ない工程は説明を簡略化する。
第１図（ａｌはｐ型シリコン基板１を用い、フィールド
酸化膜２、ゲート酸化膜３を形成した後、燐ドープのポ
リシリコン層を積層してパターンニングによりゲート電
極４を形成した状態を示す。
酸化膜２、ゲート酸化膜３を形成した後、燐ドープのポ
リシリコン層を積層してパターンニングによりゲート電
極４を形成した状態を示す。
上記のプロセスでは燐ドープのポリシリコンを使用する
以外は通常のＭＯＳ Ｆ ＥＴプロセスと変わらない。
以外は通常のＭＯＳ Ｆ ＥＴプロセスと変わらない。
次いで、ソース、ドレイン領域に燐のイオン打込みを行
う。打込みは８０ＫｅＶにてドーズ量は、Ｉ ＸＩＯ”
／ｃｍ”とする。これによりソース、ドレイン領域にｎ
一層５が形成される。
う。打込みは８０ＫｅＶにてドーズ量は、Ｉ ＸＩＯ”
／ｃｍ”とする。これによりソース、ドレイン領域にｎ
一層５が形成される。
次いで、上記基板に高圧熱酸化を加える。約１０気圧の
圧力槽に基板を入れ、基板温度を約９００ ”Ｃに上昇
することによりゲート電極の燐ドープ・ポリシリコン層
には厚い酸化膜１ｏが形成される。
圧力槽に基板を入れ、基板温度を約９００ ”Ｃに上昇
することによりゲート電極の燐ドープ・ポリシリコン層
には厚い酸化膜１ｏが形成される。
一方、ソース、ドレイン領域のバルク・シリコン領域は
酸化速度が遅いので薄い酸化膜１１が形成される。この
ような高圧酸化の条件では、燐ドープ・ポリシリコンの
酸化ｎｌの成長速度はバルク。
酸化速度が遅いので薄い酸化膜１１が形成される。この
ような高圧酸化の条件では、燐ドープ・ポリシリコンの
酸化ｎｌの成長速度はバルク。
シリコンの酸化速度の４〜５倍となる。高圧酸化後の状
態を第１図（ｂ）に示す。
態を第１図（ｂ）に示す。
上記の基板を等方性エツチング、即ちウェット・エツチ
ングによりバルク・シリコン上の酸化膜１１を除去する
。このときゲート電極の被覆せる酸化膜１０は、膜厚が
大であるので殆ど残る。
ングによりバルク・シリコン上の酸化膜１１を除去する
。このときゲート電極の被覆せる酸化膜１０は、膜厚が
大であるので殆ど残る。
この状態で砒素のイオン打込みを行って高濃度のｎ＋層
を形成し、ソース領域８、ドレイン領域９を形成する。
を形成し、ソース領域８、ドレイン領域９を形成する。
砒素のイオン打込みは１２０ＫｅＶ、ドーズ量はｌ Ｘ
ＬＯ１５／Ｃｌ１１”とする。
ＬＯ１５／Ｃｌ１１”とする。
このときゲート電極の側壁面に残された酸化膜１０にマ
スクされた領域にはｎ一層１２が残される。
スクされた領域にはｎ一層１２が残される。
これを第１図ｆｃ）に示す。
この残されたｎ一層が動作時の電界強度を緩和し、ホッ
ト・キャリヤ効果を抑える機能を持つ。
ト・キャリヤ効果を抑える機能を持つ。
以後の配線層の形成、保護膜の形成等のプロセスは省略
する。
する。
以上に説明せるごとく、本発明の製造方法を適用するこ
とにより異方性のＲＩＥ装置を使用せずに、容易にＬＤ
Ｄ構造のＭＯＳ Ｆ ＥＴを製作することが可能となっ
た。
とにより異方性のＲＩＥ装置を使用せずに、容易にＬＤ
Ｄ構造のＭＯＳ Ｆ ＥＴを製作することが可能となっ
た。
第１図（ａｌ〜（Ｃ１は本発明にかかわるＬＤＤ構造の
ＭＯＳＦＥＴの製造方法を示す工程順断面図、第２図（
ａｌ〜（ｃ）は従来の方法によるＬＤＤ構造のＭＯＳＦ
ＥＴの製造方法を示す工程順断面図、を示す。 図面において、 １はｐ型シリコン基板、 ２はフィールド酸化膜、 ３はゲート酸化膜、 ４はゲート電極、 ５．１２はｎ一層、 ６ 、７．１０．１１は酸化膜、 ８はソース領域、 ９はドレイン領域、 をそれぞれ示す。 第 １ 閃 第２閏
ＭＯＳＦＥＴの製造方法を示す工程順断面図、第２図（
ａｌ〜（ｃ）は従来の方法によるＬＤＤ構造のＭＯＳＦ
ＥＴの製造方法を示す工程順断面図、を示す。 図面において、 １はｐ型シリコン基板、 ２はフィールド酸化膜、 ３はゲート酸化膜、 ４はゲート電極、 ５．１２はｎ一層、 ６ 、７．１０．１１は酸化膜、 ８はソース領域、 ９はドレイン領域、 をそれぞれ示す。 第 １ 閃 第２閏
Claims (1)
- 【特許請求の範囲】 基板（１）上にゲート酸化膜（３）、次いで燐をドープ
せるポリシリコン層よりなるゲート電極（４）を形成し
、 次いで、基板のソース、ドレイン形成領域を選択的に露
出せしめた後、 燐のイオン打込みを行い、更に高圧熱酸化により全面に
酸化膜（１０）、（１１）を成長させる工程と、等方性
エッチングによりソース、ドレインのバルク・シリコン
上の酸化膜（１１）を除去する工程と、ソース領域（８
）、ドレイン領域（９）に砒素のイオン打込みを行う工
程を含むことを特徴とするＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23194785A JPS6290974A (ja) | 1985-10-16 | 1985-10-16 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23194785A JPS6290974A (ja) | 1985-10-16 | 1985-10-16 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290974A true JPS6290974A (ja) | 1987-04-25 |
Family
ID=16931556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23194785A Pending JPS6290974A (ja) | 1985-10-16 | 1985-10-16 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290974A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637514A (en) * | 1995-10-18 | 1997-06-10 | Micron Technology, Inc. | Method of forming a field effect transistor |
| US6576939B1 (en) | 1998-07-30 | 2003-06-10 | Micron Technology, Inc. | Semiconductor processing methods, methods of forming electronic components, and transistors |
| US6844252B2 (en) | 1996-09-17 | 2005-01-18 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive gate and line |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116174A (ja) * | 1983-11-29 | 1985-06-22 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-16 JP JP23194785A patent/JPS6290974A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116174A (ja) * | 1983-11-29 | 1985-06-22 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637514A (en) * | 1995-10-18 | 1997-06-10 | Micron Technology, Inc. | Method of forming a field effect transistor |
| US5940692A (en) * | 1995-10-18 | 1999-08-17 | Micron Technology, Inc. | Method of forming a field effect transistor |
| US6844252B2 (en) | 1996-09-17 | 2005-01-18 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive gate and line |
| US7170139B2 (en) | 1996-09-17 | 2007-01-30 | Micron Technology, Inc. | Semiconductor constructions |
| US6576939B1 (en) | 1998-07-30 | 2003-06-10 | Micron Technology, Inc. | Semiconductor processing methods, methods of forming electronic components, and transistors |
| US6713355B2 (en) | 1998-07-30 | 2004-03-30 | Micron Technology, Inc. | Semiconductor processing method |
| US6838365B2 (en) | 1998-07-30 | 2005-01-04 | Micron Technology, Inc. | Methods of forming electronic components, and a conductive line |
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