JPS6384162A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置の製造方法に係り、特に微細ゲート
長番有する高密度のＭｉｓ（金属絶縁物半導体）型トラ
ンジスタの製造方法に関する。

（従来の技術） 従来、リソグラフィ限界を越える微細ゲート長を有する
ＭＩＳ型トランジスタを製造する場合、第５図に示され
るように、不純物がドープされたポリシリコン層４．５
を拡散源としてそれぞれソース・ドレイン領域としての
不純物領域２１゜２２を形成すると共に、これらのポリ
シリコン層４，５間のスペースを側壁残しの技術を用い
て縮め、その縮められた微細なスペースにゲート電極２
３を形成することによって、微細ゲート長を実現するこ
とが提案されている。

しかしながら上記従来の製造方法においては、１５密度
化をはかるために不純物がドープされたポリシリコン層
を拡散源として形成されるソース・ドレイン領域の接合
深さは０．１μｍ程度と極めて浅くする必要があり、こ
のため拡散層のシート抵抗が大きなものとなり、従って
ソース・ドレイン領域２１．２２の寄生抵抗が大きくな
るという問題があった。そしてこの問題を防止するため
に、ソース・ドレイン領域２１．２２の接合深さを深く
すると、ソース・ドレイン領域２１．２２間のパンチス
ルー耐圧が劣化するという問題があった。

（発明が解決しようとする問題点） −１−紀従来の製造方法は、微細ゲート長を実現するに
際して、ソース・ドレイン領域の寄生抵抗が大きくなる
という問題を有していた。

本発明の目的は、ソース・ドレイン領域の寄生抵抗が小
さく、かつ短チャンネル効果か抑制された微細ゲート長
を有する半導体装置の製造方法を提供することにある。

〔発明の構成〕

（問題点を解決するための手段） 本発明による半導体装置の製造方法は、半導体基板ｌ；
に薄い酸化膜を介して高濃度の不純物がドープされたポ
リシリコン層を形成し、このポリシリコン層のチャンネ
ル領域を含む所定の部分を選択的にエツチング除去し、
残ったポリシリコン層を拡散源とした拡散により半導体
基板表面にソース・ドレイン領域を形成し、ポリシリコ
ン層側壁に酸化膜を形成することによりこの酸化膜には
さまれたチャンネル領域の長さを縮め、この微細なチャ
ンネル領域上にゲート酸化膜を介してゲート電極を形成
し、このゲート電極またはゲート電極上に設けられたマ
スク材をマスクとして不純物イオン注入、を行ない、ポ
リシリコン層とソース・ドレイン領域との間の薄い酸化
膜の絶縁を破壊すると共にソース・ドレイン領域内によ
り高濃度の不純物領域を形成することを特徴とする。

（作　用） 本発明による半導体装置の製造方法は、ポリシリコン層
からの拡散によって比較的不純物濃度の低いソース・ド
レイン領域を形成することにより短チャンネル効果を抑
制し、またこのポリシリコン層側壁に酸化膜を形成する
ことにより、微細なゲート長を実現し、さらにソース・
ドレイン領域内に高濃度の不純物領域を形成することに
よりソース・ドレイン領域の低抵抗化をはかるようにし
たものである。

（実施例） 本発明の一実施例による半導体装置の製造方法を第１図
を用いて説明する。例えばＰ型シリコン基板からなる半
導体基板１上にフィールド酸化膜２を形成し、素子領域
を分離する。この素子領域の半導体基板１上に薄い酸化
膜３を形成する。次いでＮ型不純物が高濃度にドープさ
れたポリシリコン層を全面に堆積した後、通常のフォト
・工・ソチング・プロセスを用い、異方性エツチングに
よりこのポリシリコン層のチャンネル領域を含む所定の
部分を選択的にエツチング除去する。こうしてＮ型不純
物の拡散源としてのポリシリコン層４゜５を形成する（
第１図（ａ））。

次いで低温熱酸化等により、ポリシリコン層４゜５表面
を覆う酸化膜６を形成する。この酸化膜６は、熱拡散処
理の際にポリシリコン層４．５中の不純物が雰囲気へ外
方拡散することを防止するためのものである。次いで熱
拡散処理により、ポリシリコン層４，５から酸化膜３を
通って半導体基板１表面にＮ型不純物を拡散し、ソース
・ドレイン領域としてのＮ型不純物領域７，８を形成す
る（第１図（ｂ））。

このとき酸化膜３によって拡散がおさえられるため、形
成されたＮ型不純物領域７．８は接合深さが浅く、比較
的低濃度となる。例えば接合の深さは０．１〜０．２ｐ
ｍ、表面濃度は１０１８ｃ＋Ｉ＋−３程度となるのが大
抵の場合適当である。また正味のチャンネル長はこれら
のＮ型不純物領域７，８によってきまるため、短チャン
ネル効果は抑制される。なおＮ型不純物がポリシリコン
層４．５から半導体基板１表面に拡散する際に通過する
酸化膜３の膜厚は、この拡散条件すなわちポリシリコン
層４，５にドープされた不純物の種類や拡散温度等によ
って制御されると共に、当然のことながら後の工程で実
現されるゲート長によって調整されている。

次いでＣＶＤ法（気相成長法）等により酸化膜を全面に
堆積した後、方向性のあるエツチングによるエッチバッ
クを行ない、ポリシリコン層４゜５側壁に酸化膜９．１
０を残置させる。この残置された酸化膜９．１０間の狭
いスペースがチャンネル領域となる。このような側壁残
しの技術により、通常の光露光方式を用いて０．５μｍ
程度の微細なゲート長を実現することができる（第１図
（Ｃ））。

次いでポリシリコン層４．５をマスクとしてチャンネル
領域の半導体基板１表面にＰ型不純物のイオン注入を行
ない、ＶＴＨ（スレッショルド電圧）の制御とショート
・チャンネル効果の抑止を行なう。そして熱酸化により
、チャンネル領域の半導体基板１上にゲート酸化膜１１
を形成する。さらに全面にゲート電極材料およびイオン
注入に対するマスク材を順次堆積した後、通常のフォト
・エツチング・プロセスを用いてパターニングを行ない
、ゲート電極１２およびこのゲート電極１２上のマスク
材１３を形成する。このときゲート電極１２およびマス
ク材１３は、チャンネル領域と共にポリシリコン層４，
５の一部を覆っている（第１図（ｄ））。

次いでマスク材１３をマスクとしてＮ型不純物のイオン
注入を行なう。このとき注入される不純物イオンがポリ
シリコン層４，５とＮ型不純物領域７．８との間にある
酸化膜３のほぼ中央でピークの濃度になるように加速電
圧を制御する。これはイオン注入によるダメージによっ
て酸化膜３の絶縁を破壊するためである。これによりポ
リシリコン層４．５とＮ型不純物領域７．８とは導通状
態となる。その後、熱処理によりこの不純物イオンの活
性化および拡散を行なう。こうして半導体基板１表面に
形成されたＮ　型不純物領域１４゜１５はソース・ドレ
イン領域としてのＮ型不純物領域７，８内に存在するよ
うになっている（第１図（ｅ））。

次いでマスク材１３を除去した後、全面にパッシベーシ
ョン膜１４を堆積し、所定の位置にコンタクトホールを
開孔し、ポリシリコン層４．５からそれぞれソース電極
１５およびドレイン電極１６を引き出す（第１図（ｆ）
）。こうしてＭＩＳ型トランジスタを製造する。

このように本実施例によれば、ソース・ドレイン領域と
してのＮ型不純物領域７．８内により高濃度のＮ　型不
純物領域１４．１５が形成されているため、チャンネル
を流れる電流はＮ型不純物領域７，８のチャンネル領域
に隣接する部分を通って抵抗の小さいＮ　型不純物領域
１４．１５を流れるようになっている。従ってソース・
ドレイン領域の寄生抵抗が低減され、Ｉ　ｎ　−Ｖ　ｏ
特性が改善される。第４図はＩ、−Ｖ、特性を示すグラ
フであるが、従来例と比較して特に低Ｖ、電圧領域にお
けるＩＤが大きく増加して改善されている。

そしてこうしたＩ　ｏ　　Ｖ　ｏ特性の改善により、ゲ
ート長が０．５μｍ程度のＭＩＳ型トランジスタを通常
の光露光方式を用いて製造することができる。

なお上記実施例において、ゲート酸化膜１１を形成した
後、全面に堆積したゲート電極材料がイオン注入に対す
るマスク材としての性質を有している場合には、ことさ
らゲート電極材料の上にイオン注入に対するマスク材を
堆積する必要はない。

そしてパターニングしたゲート電極１２をマスクとして
Ｎ型不純物のイオン注入を行なえばよい。

また上記実施例において微細なゲート長を実現するため
に、ＣＶＤ等によりポリシリコン層４゜５」―に酸化膜
を堆積した後エッチバックによりポリシリコン層４，５
側壁に酸化膜９，１０を残置させる側壁残しの技術を用
いたが、そのかわりに温度８００℃〜９００℃で熱焼酸
化を行ないポリシリコン層４，５表面に膜厚１０００人
〜２０００人の熱酸化膜を形成してもよい。この熱酸化
によるポリシリコン層４，５側壁部がふくらみ、そのふ
くらみの分チャンネル領域はせばめられ、微細なゲート
長を実現することができる。

なおこのときポリシリコン層４．５上に形成される酸化
膜は、チャンネル領域の半導体基板１上に形成される酸
化膜より３〜５倍程度厚い膜厚ををしているため、ゲー
ト酸化を行なう前にこのチャンネル領域の半導体基板１
にの酸化膜を除去しても、ポリシリコン層４．５１：の
酸化膜は残ったままの状態である。

さらにまた上記実施例において低温熱酸化等によりポリ
シリコン層４，５表面を覆う酸化膜６を形成する際に、
この酸化条件を調整して第２図に示されるように、ポリ
シリコン層４，５と半導体基板１との間に微小なバーズ
ビーク１７を形成してもよい。この微小なバーズビーク
１７によってポリシリコン層４，５から〒導体基板１表
面への不純物の拡散は、チャンネル領域に隣接した領域
で特に制限される。そしてゲート電極１２がソース・ド
レイン領域としてのＮ型不純物領域７，８から離れて形
成されることになるため、短チャンネル効果を抑制する
効果がある。

次に本発明の他の実施例による半導体装置の製造方法を
第３図を用いて説明する。上記実施例の製造上程におい
て全面にゲート電極材料１８およびイオン注入に対する
マスク材を順次堆積した後、このマスク材をエッチバッ
クし、チャンネル領域−１−のくぼみ部分にのみマスク
材１９を残置させる（第３図（ａ））。

次いでこのマスク材１９をマスクとしてゲート電極材料
１８を方向性のあるエツチングによりパターニングして
、ゲート電極２０を。このときゲート電極２０およびマ
スク材１９はチャンネル領域のみを覆っている（第２図
（ｂ））。

このように本実施例によれば、チャンネル領域に対して
セルファラインにゲート電極２０およびマスク材１９が
形成されているため、このマスク材１９をマスクとして
イオン注入される不純物もチャンネル領域に対してセル
ファラインに注入される。これによってトランジスタ特
性のバラツキがおさえられるというメリットが生じる。

〔発明の効果〕

以１−の通り本発明によれば、通常の光露光方式を用い
て短チャンネル効果が抑制された微細ゲート長を実現す
ると共に、ソース・ドレイン領域の寄生抵抗を小さくす
ることができ、素子の高密度化をはかることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の製造方法
を示す工程図、第２図は本発明の他の実施例による半導
体装置の製造方法を説明するための断面図、第３図は本
発明のさらに他の実施例による半導体装置の製造方法を
示す工程図、第４図は本発明の一実施例による半導体装
置の製造方法を説明するためのグラフ、第５図は従来の
半導体装置の製造方法を説明するための断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３゜
６、　９．　１０・・・酸化膜、４．５・・・ポリシリ
コン層、７．８・・・Ｎ型不純物領域、１１・・・ゲー
ト酸化膜、１２．２０．２３・・・ゲート電極、１３．
１９・・・マスク材、１４・・・パッシベーション膜、
１５・・・ソース電極、１６・・・ドレイン電極、１７
・・・°バーズビーク、１８・・・ゲート電極材料、２
１．２２・・・不純物領域。 出願人代理人　　佐　　藤　　−雄 ｖＯ 第５図

Claims (1)

1. 【特許請求の範囲】 半導体基板上に薄い第１の酸化膜を介して前記半導体基
   板と逆の導電型の不純物がドープされたポリシリコン層
   を形成する第１の工程と、 このポリシリコン層のチャンネル領域を含む所定の部分
   を選択的にエッチング除去し、残ったポリシリコン層か
   ら不純物を熱拡散し、前記半導体基板表面に前記半導体
   基板と逆の導電型の第１の不純物領域を形成する第２の
   工程と、 前記ポリシリコン層側壁に第３の酸化膜を形成する第３
   の工程と、 この第３の酸化膜にはさまれた前記チャンネル領域の前
   記半導体基板上にゲート酸化膜を介してゲート電極を形
   成する第４の工程と、 このゲート電極または前記ゲート電極上に設けられたマ
   スク材をマスクとして不純物イオンをイオン注入し、前
   記ポリシリコン層と前記第２の不純物領域とにはさまれ
   た前記第１の酸化膜の絶縁を破壊するとともに、前記第
   １の不純物領域内に、より高濃度の第２の不純物領域を
   形成する第４の工程と を有することを特徴とする半導体装置の製造方法。