KR950000152B1 - 게이트중첩 엘디디(ldd) 구조 씨모스(cmos) 장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도의 (a)는 종래의 T자형 게이트중첩 LDD-CMOS 장치의 구조를 나타낸 단면도이고, (b)는 중래의 LTAID 게이트중첩 LDD-CMOS 장치의 구조를 나타낸 단면도.
제 2 도의 (a) 내지 (k)는 본 발명에 의한 게이트중첩 LDD-CMOS 장치의 제조방법을 설명하기 위한 공정단면도.
제 3 도는 본 발명에 따라 완성된 게이트중첩 LDD-CMOS 장치의 구조를 나타낸 단면도.
제 4 도는 본 발명에 따라 완성된 게이트중첩 LDD-CMOS 장치의 레이아웃(layout)을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 실리콘 산화막
8 : 실리콘 산화막 9 : 실리콘 산화막
17 : 실리콘 산화막 18 : 실리콘 산화막
20 : 실리콘 산화막 21 : 실리콘 산화막
7 : 실리콘 질화막 10 : 실리콘 질화막
14 : 실리콘 질화막 11 : 폴리실리콘
16 : 폴리실리콘 19 : 폴리실리콘
12 : p-확산영역 13 : n-확산영역
15 : p+확산영역 16 : n+확산영역
3 : n웰 4 : p웰
5 : 감광막 6 : 트렌치
22 : 금속
본 발명은 CMOS(Complementary Metal Oxide Semiconductor) 장치의 제조방법에 관한 것으로 더 구체적으로는 새로운 구조를 갖는 딥서브미크론(deep submicron)급 CMOS 장치의 제조방법에 관한 것이다.
최근 VLSI에 대한 고집적화, 고속화, 저소비전력화가 더욱 가속화되어 CMOS의 제조기술은 딥서브미크론의 시대로 접어들고 있다. 현재 CMOS의 제조기술은 고집적화와 저소비전력화의 잇점으로 눈부신 발전을 거듭하여 쿼터미크론(quarter-micron) 시대를 눈앞에 두고 있다.
그러나 이와같이 취소선폭이 쿼트미크론 이하인 CMOS 장치를 제조하기 위해서는 극복해야 할 많은 과제들이 산재해 있다.
그 과제들 중에서 우선적으로 해소해야할 것들을 언급하면 다음과 같은 것들을 들 수 있다.
첫째, 0.1㎛ 이하의 얕은 접합(junction)을 형성하는 기술이다. 현재의 CMOS 제조기술로서 사용되고 있는 열처리방법들을 고려하면, 0.1㎛ 이하의 얕은 n+p 혹은 p+n의 소오스/드레인 접합(source/drain junction)을 형성하는 것이 대단히 어려운 실정이다.
둘째, 장치가 더욱 집적화(scale down)됨에 따라 수반되는 고전계로(high electric field)로 인한 장치의 신뢰성 저하를 방지하기 위한 대책이다. 신뢰성이 높은 장치를 설계하기 위해서는 LDD(Lightly Doped Drain), GOLD(Gate Overlapped LDD)등의 "게이트 형성기술(Gate Engineering)"을 통하여 최적장치구조를 설계해야 하는데, 현재까지 알려진 최적장치구조를 구현하기 위해서는 고도의 건식식각(dry etching) 기술이나 임의의 각도로 이온 주입이 가능한 기술이 요구된다.
셋째, 장치가 더욱 집적화됨에 따라 나타나는 숏채널(short channel)효과, 내로우채널(narrow channel) 효과 및 DIBL(Drain Induced Barrier Lowering) 현상들을 감소시키고 억제하면서 장치의 성능을 증대시키기 위해 채널의 불순물 농도를 적절히 조절할 수 있는 "기판제조기술(Substrate Engineering)"이 요구된다. 기판의 불순물농도를 적절히 조절하기 위해서는 에피택셜 박막층(thin epitaxial layer) 성장기술이나 MeV 단위의 높은 에너지에서 이온주입을 수행하는 기술등이 요구된다.
넷째, 고집적화에 있어서 가장 큰 난제로서 작용하는 아이솔레이션(isolation) 기술의 제반문제들을 어떻게 개선할 수 있는가 하는 것이다.
종래의 변형된 LOCOS 아이솔레이션 방법이나 OSELO(Off Local Oxidation) 아이솔레이션 방법으로는 0.5㎛ 이하의 장치 분리가 상당히 어려운 실정이다. 0.5㎛ 이하의 장치분리를 위해서는 트렌치 아이솔레이션(trench isolation) 방법의 적용이 필수적으로 요구되지만 이 트렌치 아이솔레이션 방법이 갖는 제반 문제점들을 해결하여야 한다. 제 1 도는 최근에 개시된 CMOS 장치의 제조방법들을 설명하기 위한 도면으로서, 제 1 도의 (a)는 미국의 제록스(Xerox) 사에서 제안한 완전중첩 LDD-CMOS 장치의 제조방법을 설명하기 위한 장치의 단면도를 나타낸 것이다.
제록스사에서 개발한 CMOS 장치는 게이트의 형태가 역 T(inverse-T)자 모양으로 형성된 구조를 갖는다. 이 방법에서는 게이트를 역 T자로 만들기 위하여 게이트 영역의 폴리실리콘의 일부를 식각한 후 n-이온주입을 수행하고, 이어 산화막으로 측벽(side wall) 혹은 스페이서(spacer)를 형성한 후, 게이트영역의 나머지 폴리실리콘을 식각하고 n+이온주입을 수행하여 CMOS 장치를 제작한다.
이와같은 방법에서는 게이트영역의 폴리실리콘의 일부분을 식각할때 균질성(uniformity) 등으로 인해 실제적으로 장치 제조 공정에 있어서 적용이 어려운 문제점이 있다. 제 1 도의 (b)는 일본의 도시바사에서 제안한 LTAID(Large Tilt Angle Implanted Drain) CMOS 장치의 단면도를 나타낸 것이다. 이 방법은 핫캐리어(hot carrier)에 대한 장치의 신뢰성을 증대시키기 위해 큰 각도로 이온주입을 수행함으로써 소오스/드레인영역이 게이트영역과 완전하게 중첩된 구조를 갖는 LDD-CMOS 장치를 제조할 수 있다.
그러나, 이 방법은 큰 각도로 이온주입을 수행하기 위한 고도의 이온주입기술이 필요하다. 따라서, 본 발명의 목적은 장치의 신뢰성이 높고 전류 구동력 및 핫캐리어에 대한 내성이 우수한 완전게이트 중첩(fully gate overlapped) LDD 구조 CMOS 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 트렌치형태의 셀(cell) 구조를 갖는 DRAM의 제조에 적용가능한 딥서브미크론(deep submicron)급 CMOS 장치의 제조방법을 제공하는 것이다.
상기한 목적들을 달성하기 위하여 본 발명은 실리콘기판 위에 실리콘 산화막을 성장시키고 감광막을 도포한 후 n웰 영역 및 p웰 영역을 각각 정의하는 단계와, 상기 감광막을 제거한 후 웰 드라이브-인(well drive-in)을 수행하여 트윈웰(twin well)을 형성하고 실리콘 질화막을 적층하는 단계와, 상기 실리콘 질화막을 트렌치 마스크로(trnch mask)로서 정의한 후 건식식각(dry etching) 방법으로 상기 실리콘 질화막과 상기 실리콘 산화막 및 상기 실리콘기판 트렌치의 내부에 산화막을 성장시킨 후 LPCVD 산화막을 형성하는 단계와, 래핑(lapping)방법으로 상기 실리콘 산화막의 표면까지 상기 LPCVD 산화막을 깍아낸 후 각각 소정의 두께로 실리콘 질화막 및 폴리실리콘막을 순차로 적층하는 단계와, 상기 실리콘 질화막을 희생 게이트 마스크로서 정의한 후 상기 폴리실리콘막과 상기 실리콘 질화막 및 상기 실리콘 산화막을 순차로 식각하여 희생 게이트를 형성하는 단계와, 상기 희생 게이트의 양측의 상기 실리콘 기판상에서 각각 이온주입을 수행하여 LDD n-영역 및 LDD p-영역을 형성하고 상기 희생 게이트의 양측면에 측벽(side wall) 또는 스페이서(spacer)를 형성하는 단계와, 상기 스페이서의 형성이 완료된 후 실리콘 산화막을 적층하는 단계와, 상기 래핑방법으로 상기 폴리실리콘막의 표면까지 상기 실리콘 산화막을 깎아내는 단계와, 습식식각(wet etching) 방법으로 상기 희생 게이트를 이루는 상기 폴리실리콘막과 상기 실리콘 질화막 및 상기 스페이서를 순차로 식각하여 게이트틀(gate shape)을 형성한 후 nMOS 및 pMOS의 드레숄드전압(threshold voltage)의 조절을 위한 이온주입을 수행하고 이에 게이트 산화막을 성장시킨 후 열처리를 수행하는 단계와, 웨이퍼 상에 소정의 두께로 폴리실리콘을 적층한 후 상기 실리콘 산화막을 에칭 스토퍼(etching stopper)로서 이용하여 상기 폴리실리콘을 상기 실리콘 산화막의 표면까지 깎아내고 습식식각 방법으로 상기 실리콘 산화막을 제거한 후 열산화 방법으로 폴리실리콘 산화막을 성장시켜 게이트를 형성하는 단계와, nMOS 영역 및 pMOS 영역에 각각 이온주입을 수행하여 LDD n+영역 및 LDD p+영역을 형성하는 단계 및, 표면안정화를 위해 PSG 혹은 BPSG를 도포하고 콘택부분을 정의한 후 전극을 형성하는 단계를 포함한다.
이제부터 첨부된 도면들을 참조하여 본 발명을 상세히 설명한다.
제 2 도의 (a) 내지 (k)는 본 발명에 의한 완전 게이트 중첩 LDD-CMOS 장치의 제조방법을 설명하기 위한 공정 단면도를 나타낸 것이다.
제 2 도를 참조하여 본 발명의 제조방법을 구체적으로 설명하면 다음과 같다.
제 2 도의 (a)는 p형 실리콘기판(1) 위에 약 25nm의 두께로 실리콘 산화막(2)을 성장시킨 후 감광막(5)을 도포하고, 이어 n웰 영역(3)과 p웰 영역(4)을 각각 정의하는 공정들이 완료된 상태를 나타낸 단면도이다.
다음, 웰(well)을 형성하기 위해 보론(boron)과 인(phosphorous)을 150 내지 300KeV 정도의 높은 에너지로 주입시켜 실리콘기판(1)의 표면보다 벌크(bulk) 쪽이 농도가 낮은 니트로그레이드 웰(netrograde well)을 형성한다. 이어, 제 2 도의 (b)에 나타낸 바와같이, 감광막(5)을 제거한 후 웰 드라이브-인(well drive-in)을 수행하여 0.5 내지 1.5㎛ 정도의 깊이로 트윈-윌(twin-well)을 형성하고, 실리콘 질화막(7)을 100nm 정도의 두께로 적층하고 트렌치 마스크(trench mask)로서 정의한 다음 건식식각 방법으로 실리콘 질화막(7), 실리콘 산화막(2), 실리콘기판(1)을 순차로 식각하여 트렌치(6)을 형성한다. 이때, 상기한 트렌치(6)의 깊이는 0.5 내지 1. 5㎛ 정도로서 웰들의 깊이와 동일하게 한다. 이어, 제 2 도의 (c)와 같이, 트렌치(6)에 50nm 정도의 두께로 산화막(8)을 성장시킨 후 다시 LPCVD 방법으로 산화막(9)을 1.0㎛ 정도의 두께로 적층한다.
이어서 , 제 2 도의 (d)에 나타낸 바와같이, 기계적 래핑(mechanical lapping) 혹은 화학적 래핑(chemical lapping) 방법으로 실리콘 산화막(2)의 표면까지 상기한 산화막(9)을 깍아낸 후, 희생 게이트(sacrifice gate)를 형성하기 위해 상기한 실리콘 산화막(2) 위에 100nm 정도 두께의 실리콘 질화막(10)과 200nm 정도 두께의 폴리실리콘막(11)을 순차로 적층한다.
다음, 제 2 도의 (e)에 나타낸 바와같이, 상기한 실리콘 질화막(10)을 게이트 마스크로서 정의한 후, 폴리실리콘막(11), 실리콘 질화막(10) 및 실리콘 산화막(2)을 순차로 식각하여 희생 게이트를 형성한다.
상기한 희생 게이트 상면의 폴리실리콘막(11)은 다음에 이어지는 래핑공정에서 에칭스토퍼(etching stopper)로서 적용한다. 이어, 제 2 도의 (f)에 나타낸 바와같이, 웨이퍼 상에 산화막을 적어도 10nm 이하의 두께로 성장시킨 후 희생 게이트 양측의 실리콘기판(1)에 비소(As) 혹은 인(P)을 이온주입하여 LDD n-영역(13)을 형성하고 BF2를 이온주입하여 LDD n-영역(12)을 형성한다.
이어서, 게이트중첩을 위해 실리콘 질화막으로 상기한 희생 게이트의 양측면(opposite side surface)에 측벽 혹은 스페이서(14)를 형성한다.
그 다음, 제 2 도의 (g)에 나타낸 바와같이, 희생 게이트의 양측면에 측벽(14)을 형성하는 공정이 완료된 후 300 내지 700nm의 두께로 실리콘 질화막(17)을 적층한다. 이어, 제 2 도의 (h)에 나타낸 바와같이, 희생 게이트의 상면의 폴리실리콘막(11)을 에칭스토퍼로 이용하여 상기한 실리콘 산화막(17)을 상기한 폴리실리콘막(11)까지 기계적 래핑 혹은 화학적 래핑 방법으로 깍아낸다.
다음 제 2 도(i)에 나타낸 바와같이, 습식식각(wet etching) 방법으로 희생 게이트를 이루는 에칭스토퍼용 폴리실리콘막(11), 실리콘 질화막(10) 및 측벽(14)을 순차로 식각하여 게이트틀을 형성한 후 nMOS 및 pMOS의 드레숄드전압(threshold voltage)을 조절하기 위한 이온주입을 수행하고, 900℃ 이하에서 약 10nm 정도의 두께로 게이트 산화막(18)을 성장시킨다.
p+형 폴리실리콘 게이트의 보론침투현상을 방지하고 얕은 접합(shallow junction)을 형성하기 위하여 850℃ 이하에서 열처리를 수행하여 n+p 접합 및 p+n 접합의 깊이가 0.15㎛ 이하로 되게 한다. 이 상태에서 제 2 도의 (j)에 나타낸 바와같이, 300 내지 700nm 정도의 두께로 폴리실리콘(19)을 적층한 후 실리콘 산화막(17)을 에칭스토퍼로서 이용하여 웨이퍼 표면의 폴리실리콘을 상기한 산화막(17)의 표면까지 깍아낸다. 이어, 상술한 래치공정에서 에칭스토퍼로 사용된 실리콘 산화막(17)을 습식식각 방법으로 제거한 후 850℃ 이하에서 열산화시켜 약 10nm 정도의 두께로 폴리실리콘 산화막(20)을 성장시킨다.
다음, 비소(As)와 BF2를 사용하여 각각 이온주입을 수행함으로써 nMOS 영역 및 pMOS 영역에 각각 LDD n+영역(16) 및 LDD p+영역(16)을 형성한다. n+및 p+소오스/드레인영역을 형성하기 위한 이와같은 이온주입공정은, 제 2 도의 (f)를 참조하여 설명한, 측벽 혹은 스페이서(14)의 형성공정이 완료된 후에 수행할 수도 있다.
마지막으로, 제 2 도의 (k)에 나타낸 바와같이, 표면안정화(passivation)를 위해 PSG 혹은 BPSG(21)을 60nm 정도의 두께로 도포하고 콘택(cantact) 부분을 정의하여 식각한 다음 TiW 등으로 장벽층(barrier layer)을 50nm 정도의 두께로 스퍼터링(sputering)한다. 이어 실리콘이 약 1% 함유된 Al을 800nm 정도의 두께로 스퍼터링한 후 금속부분을 정의하여 식각하고 열처리(alloy) 함으로써 본 발명의 CMOS 장치의 제조가 완료된다.
제 3 도는 본 발명에 따라 완성된 완전 게이트중첩 LDD-CMOS 장치의 구조를 나타낸 단면도이고, 제 4 도는 본 발명에 따라 완성된 장치의 레이아웃을 나타낸 도면이다.
이상에서 설명한 바와같이 본 발명에서는 희생 게이트 영역을 폴리실리콘이 아닌 실리콘 질화막이나 실리콘 산화막으로 형성한 다음 LDD 구조를 위한 이온주입을 수행하고 에칭 스토퍼용 산화막을 적층한 후 래핑방법으로 희생 게이트 영역과 측벽 또는 스페이서를 식각하여 게이트틀을 형성하고, 이어 게이트틀속에 폴리실리콘을 채우고 다시 래핑하여 게이트를 형성함으로써 전류구동력과 핫캐리어에 대한 내성이 뛰어난 완전 게이트중첩 LDD 장치의 CMOS 장치를 간단하게 제조할 수 있다.
본 발명에 의한 CMOS 장치의 제조방법은 별도의 마스크 형성공정이 불필요하며, 장치의 신뢰성을 높일 수 있을 뿐만아니라, 딥서브미크론급 장치의 제조방법으로서 적합하여 VLSI의 제조에 적용될 수 있다.
또한, 본 발명은 트렌치 형태의 셀구조를 갖는 DRAM의 제조공정에 적용 가능하다.
Claims (9)
- 소오스 및 드레인영역들이 게이트와 완전히 중첩된 LDD 구조의 CMOS 장치를 제조하는 방법에 있어서, 실리콘기판(1) 위에 실리콘 산화막(2)을 성장시키고 감광막(5)을 도포한 후 n웰 영역(3) 및 p웰 영역(4)을 각각 정의하는 제1공정과, 상기 감광막(5)을 제거한 후 웰 드라이브-인을 수행하여 트윈웰(3, 4)을 형성하고 실리콘 질화막(7)을 적층하는 제2공정과, 상기 실리콘 질화막(7)을 트렌치 마스크로서 정의한 후 건식식각 방법으로 상기 실리콘 질화막(7)과 상기 실리콘 산화막(2) 및 상기 실리콘기판(1)을 순차로 식각하여 트렌치(6)를 형성하는 제3공정과, 50nm 정도의 두께로 산화막(8)을 성장시킨 후 LPCVD 방법으로 산화막(9)을 형성하는 제4공정과, 래핑방법으로 상기 실리콘 산화막(2)의 표면까지 상기 산화막(9)을 깍아낸 후 각각 소정의 두께로 실리콘 질화막(10) 및 폴리실리콘막(11)을 순차로 적층하는 제5공정과, 상기 실리콘 질화막(10)을 희생 게이트 마스크로서 정의한 후 상기 폴리실리콘막(11)과 상기 실리콘 산화막(10) 및 실리콘 산화막(2)을 순차로 식각하여 희생 게이트를 형성하는 제 6 공정과, 상기 희생 게이트의 양측의 상기 실리콘기판(1)상에서 각각 이온주입을 수행하여 LDD n-영역(13) 및 LDD p-영역(12)을 형성하고 상기 희생 게이트의 양측면에 측벽 또는 스페이서(14)를 형성하는 제7공정과, 상기 스페이서(14)의 형성이 완료된 후 실리콘 산화막(17)을 적층하는 제8공정과, 상기 래핑방법으로 상기 폴리실리콘막(11)의 표면까지 상기 실리콘 산화막(17)을 깍아내는 제9공정과, 습식식각 방법으로 상기 희생 게이트를 이루는 상기 폴리실리콘막(11)과 상기 실리콘 질화막(10) 및 상기 스페이서(14)를 순차로 식각하여 게이트틀을 형성한 후 nMOS 및 pMOS의 드레숄드전압의 조절을 위한 이온주입을 수행하고 이어 게이트 산화막(18)을 성장시킨 후 열처리를 수행하는 제10공정과, 웨이퍼상에 소정의 두께로 폴리실리콘(19)을 적층한 후 상기 폴리실리콘(19)을 상기 실리콘 산화막(17)의 표면까지 깍아내고 습식식각 방법으로 상기 실리콘 산화막(17)을 제거한 후 열산화 방법으로 폴리실리콘 산화막(20)을 성장시켜 상기 게이트를 형성하는 제11공정과, mMOS 영역 및 pMOS 영역에 각각 이온주입을 수행하여 LDD n+영역(16) 및 LDD p+영역(15)을 형성하는 제12공정 및, 표면안정화를 위해 PSG 혹은 PBSG(21)를 도포하고 콘택부분을 정의한 후 전극을 형성하는 제13공정을 포함하는 것을 특징으로 하는 게이트중첩 엘디디구조 씨모스장치의 제조방법.
- 제 1 항의 제2공정에 있어서, 상기 트윈웰(3, 4)은 0.5 내지 1.5㎛ 정도의 깊이로 형성되는 것을 특징으로 하는 게이트중첩 엘디디구조 씨모스 장치의 제조방법.
- 제 1 항의 제3공정에 있어서, 상기 트렌치(6)는 상기 트윈웰(3, 4)의 깊이와 동일한 깊이로 형성되는 것을 특징으로 하는 게이트중첩 엘디디구조의 씨모스장치의 제조방법.
- 제 1 항의 제5공정에 있어서, 상기 실리콘 질화막(10) 및 상기 폴리실리콘막(11)은 각각 100nm 및 200nm 정도의 두께로 형성되는 것을 특징으로 하는 게이트중첩 엘디디구조의 씨모스장치의 제조방법.
- 제 1 항의 제6공정에 있어서, 상기 LDD n-영역(13)은 As 혹은 P의 이온주입에 의해 형성되는 것을 특징으로 하는 게이트중첩 엘디디구조의 씨모스장치의 제조방법.
- 제 1 항의 제6공정에 있어서, 상기 LDD p-영역(12)은 BF2의 이온주입에 의해 형성되는 것을 특징으로 하는 게이트중첩 엘디디구조의 씨모스장치의 제조방법.
- 제 1 항의 제9공정에 있어서, 상기 폴리실리콘(11)은 상기 실리콘 산화막(17)을 깍아내는 래핑공정에서 에칭스토퍼로서 이용되는 것을 특징으로 하는 게이트중첩 엘디디구조의 씨모스장치의 제조방법.
- 제 1 항의 제10공정에 있어서, 상기 게이트 산화막(18)을 형성하기 위한 상기 열처리는 적어도 900℃ 이하에서 수행되는 것을 특징으로 하는 게이트중첩 엘디디구조의 씨모스장치 제조방법.
- 제 1 항에 있어서, n+및 p+소오스/드레인영역을 형성하기 위한 상기 이온주입공정은 상기 희생 게이트의 양측면에 상기 스페이서(14)의 형성이 완료된 후 곧바로 수행되는 것을 특징으로 하는 게이트중첩 엘디디구조의 씨모스장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920004354A KR950000152B1 (ko) | 1992-03-17 | 1992-03-17 | 게이트중첩 엘디디(ldd) 구조 씨모스(cmos) 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920004354A KR950000152B1 (ko) | 1992-03-17 | 1992-03-17 | 게이트중첩 엘디디(ldd) 구조 씨모스(cmos) 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930020719A KR930020719A (ko) | 1993-10-20 |
| KR950000152B1 true KR950000152B1 (ko) | 1995-01-10 |
Family
ID=19330476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920004354A KR950000152B1 (ko) | 1992-03-17 | 1992-03-17 | 게이트중첩 엘디디(ldd) 구조 씨모스(cmos) 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950000152B1 (ko) |
-
1992
- 1992-03-17 KR KR1019920004354A patent/KR950000152B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020719A (ko) | 1993-10-20 |
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