JP3127078B2 - 電界効果型トランジスタ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低消費電力型ＬＳＩ等
に用いる電界効果型トランジスタ及びその製造方法に関
するものである。

【０００２】

【従来の技術】従来、電池駆動用低消費電力型ＬＳＩに
用いられる電界効果型トランジスタは低電圧駆動で、且
つ、オフ電流ができるだけ少ないことが要求されてい
る。例えば、１Ｖ程度の電源で駆動させるためには、Ｃ
ＭＯＳ回路を組んだ場合、その回路の高速性のために、
そのトランジスタのしきい値電圧は０．４Ｖ程度に設定
する必要がある。また、高速性を実現させるために、ゲ
ート長をできるだけ縮小し、トランジスタの駆動電流を
大きくする必要がある。そのため、チャネル領域におけ
るソース／ドレイン領域近傍のしきい値電圧の低下を抑
制する必要がある。

【０００３】図６の第１の従来の電界効果型トランジス
タの断面図に示すように、短チャネル効果を抑制するた
めには、半導体基板１の濃度を高く設定し、ドレイン領
域１４から伸びる空乏層幅を抑えており、また、ゲート
長が短くなるに従い、半導体基板１の濃度を高く設定し
ている。しかし、半導体基板１の濃度を高くするとゲー
ト電圧がしきい値電圧より低い状態（以下、「弱反転状
態」という。）での特性が劣化し、トランジスタのオフ
電流は増加する方向になり、微細なトランジスタになる
に従い、漏れ電流が大きくなり、低消費電力化が困難に
なってきている。尚、トランジスタのオフ電流は、弱反
転状態でのドレイン電流とゲート電圧との関係（サブス
レッショルド特性）に依存している。

【０００４】また、図７の第２の従来の電界効果型トラ
ンジスタの断面図に示すように、短チャネル効果を抑制
する方法として、特開平３−２０４９４０号公報に記載
のように、ゲート電極５形成後に半導体基板１と同じ導
電型の不純物を斜めイオン注入法により注入を行い、ソ
ース／ドレイン領域１４近傍に不純物層１９を形成し、
ソース／ドレイン領域１４近傍の半導体基板１の濃度を
チャネル領域の中央部に対して高く設定する不均一チャ
ネル構造を用いることにより、見かけ上ソース／ドレイ
ン領域１４近傍の不純物濃度の低下を抑制でき、半導体
基板１の濃度を図６に示す電界効果型トランジスタの場
合に比べ低く設定できるが、図４（ａ）のサブスレッシ
ョルド係数のゲート長依存性を示す図が示すように、弱
反転領域の特性の大きな改善を得ることは難しい。

【０００５】更に、図８の第３の従来の電界効果型トラ
ンジスタの断面図に示すように、オフ電流を改善する方
法として、特開平４−３４６２７２号公報に記載のよう
に、半導体基板１のチャネル領域に浅い、半導体基板１
と逆の導電型のウエル層２０を形成して、そのウエル層
２０の深さと濃度によりしきい値電圧を制御するもので
あり、チャネル領域のウエル層１７が完全空乏化するこ
とにより、オフ電流の大きな改善が可能になる。しか
し、図８に示すようにウエル層２０の深さは一定であ
り、図４（ｂ）のしきい値電圧のゲート長依存性を示す
図が示すように、該構造では、チャネルが短チャネルの
場合、ゲート加工長のばらつきによるしきい値電圧の低
下を防止することはできない。

【０００６】尚、図６乃至図８において、２は素子分離
領域、３はゲート酸化膜を示す。

【０００７】

【発明が解決しようとする課題】電池駆動用ＬＳＩ用電
界効果型トランジスタはそのＬＳＩの高速性を実現する
ために、微細化を行い、且つ、電源電圧に対してしきい
値電圧をできるだけ低くする必要がある。そのためには
短チャネル効果の改善とオフ電流の低減が必要である
が、上記従来の技術では、短チャネル効果を改善するた
めに基板濃度を上げると弱反転領域の特性が悪くなり、
短チャネル効果の改善とオフ電流の低減の両者を同時に
行うことは困難であった。

【０００８】本発明は、短チャネル効果の改善とオフ電
流の低減を同時に行う電界効果型トランジスタ及びその
製造方法を提供することを目的とする。

【０００９】

【課題を解決する手段】請求項１記載の電界効果型トラ
ンジスタは、第１導電型の半導体基板上に形成された第
１導電型のソース／ドレイン領域を有し、逆Ｔ字型のゲ
ート電極を有する電界効果型トランジスタにおいて、チ
ャネル領域と上記ソース／ドレイン領域を囲み、上記ソ
ース／ドレイン領域と接する領域とに第２導電型のウエ
ル層が設けられ、上記チャネル領域に設けられたウエル
層の深さが弱反転状態で完全空乏化する深さであり、且
つ、上記ゲート電極厚が大きいチャネル領域中央部の上
記ウエル層の深さより上記ゲート電極厚が小さいチャネ
ル領域端部の上記ウエル層の深さの方が深く、更に上記
ゲート電極厚が小さいチャネル領域端部より上記ソース
／ドレイン領域下方の上記ウエル層の厚さが深いことを
特徴とする電界効果型トランジスタである。

【００１０】また、請求項２記載の本発明の電界効果型
トランジスタの製造方法は、第１導電型の半導体基板上
にゲート酸化膜を形成した後、所定のゲート長及び膜厚
を有する逆Ｔ字型のゲート電極を形成する工程と、ソー
ス／ドレイン領域形成のための第１導電型不純物のイオ
ン注入、及び所定の加速エネルギー及び所定の注入量で
の第２導電型不純物のイオン注入を行う工程と、アニー
ル処理により、上記ソース／ドレイン領域を形成し、且
つ、チャネル領域及び上記ソース／ドレイン領域を囲
み、上記ソース／ドレイン領域と接する領域に上記ゲー
ト電極厚が大きいチャネル領域中央部のウエル層の深さ
より上記ゲート電極厚が小さいチャネル領域端部のウエ
ル層の深さの方が深く、更に上記ゲート電極厚が小さい
チャネル領域端部より上記ソース／ドレイン領域下方の
上記ウエル層の厚さの方が深いウエル層を形成する工程
とを有することを特徴とする、電界効果型トランジスタ
の製造方法である。

【００１１】また、請求項３記載の本発明の電界効果型
トランジスタの製造方法は、第１導電型の半導体基板上
にゲート酸化膜を形成した後、所定のゲート長及び膜厚
を有する第１のゲート電極を形成する工程と、全面に第
１のポリシリコン膜及び第１のシリコン酸化膜を順次所
定の膜厚に形成する工程と、エッチバックを行い、第１
のシリコン酸化膜及び第１のポリシリコン膜とから成る
サイドウォールを形成した後、ソース／ドレイン領域形
成のための第１導電型不純物のイオン注入を行う工程
と、上記サイドウォールを成す第１のシリコン膜を除去
した後、所定の加速エネルギー及び所定の注入量での第
２導電型不純物のイオン注入を行う工程と、アニール処
理により、上記ソース／ドレイン領域を形成し、且つ、
チャネル領域及び上記ソース／ドレイン領域を囲む領域
にウエル層を形成する工程とを有することを特徴とする
ものである。

【００１２】また、請求項４記載の本発明の電界効果型
トランジスタの製造方法は、第１導電型の半導体基板上
にゲート酸化膜を形成した後、所定の膜厚の第２のポリ
シリコン膜及び第２のシリコン酸化膜を形成する工程
と、全面にレジストを堆積し、所望の形状にパターニン
グ後、上記第２のポリシリコン膜が所定の膜厚になるま
でエッチングする工程と、ウエットエッチングにより、
所定の幅になるように第２のシリコン酸化膜を除去する
工程と、上記レジストを除去し、上記第２のシリコン酸
化膜をマスクとして、上記第２のポリシリコン膜をエッ
チバックした後、上記第２のシリコン酸化膜を除去する
工程と、ソース／ドレイン領域形成のための第１導電型
不純物のイオン注入、及び所定の加速エネルギー及び所
定の注入量での第２導電型不純物のイオン注入を行う工
程と、アニール処理により、上記ソース／ドレイン領域
を形成し、且つ、チャネル領域及び上記ソース／ドレイ
ン領域を囲む領域にウエル層を形成する工程とを有する
ことを特徴とするものである。

【００１３】

【作用】本発明を用いることにより、ソース／ドレイン
領域近傍のチャネル領域に形成されたウエル層において
空乏層電荷が蓄積され、局所的にしきい値電圧を高くす
ることができるため、特開平３−２０４９４０号公報に
記載の、従来の不均一チャネルと同様に作用する。

【００１４】また、弱反転状態でチャネル領域が完全に
空乏化するため、オフ電流が低減される。

【００１５】更に、チャネル長が短くなるにしたがって
生じるしきい値電圧の低下を抑えることができるので、
図４（ｂ）に示すように、ゲートが短チャネル長である
場合にも、ゲート加工長のばらつきに伴うしきい値電圧
のばらつきを抑えることができる。

【００１６】

【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。図１は本発明の一実施例の電界効果型ト
ランジスタの構造断面図であり、図２は本発明の第１の
実施例の電界効果型トランジスタの製造工程図であり、
図３は本発明の第２の実施例の電界効果型トランジスタ
の製造工程図であり、図５（ａ）はシリコン基板表面の
ソース／ドレイン領域間の不純物濃度分布図、同（ｂ）
はチャネル中央部の深さ方向の不純物濃度分布図、同
（ｃ）はチャネル端部の深さ方向の不純物濃度分布図で
ある。

【００１７】図１、図２及び図３において、１はｎ型の
シリコン基板、２は素子分離用シリコン酸化膜、３はゲ
ート酸化膜、４は第１のポリシリコン膜、５は第１のゲ
ート電極、６は第２のポリシリコン膜、７は第１のシリ
コン酸化膜、８は第２のゲート電極、９はサイドウォー
ル、１０は砒素注入層、１１はボロン注入層、１２は層
間絶縁膜、１３ａ、１３ｂ、１３ｃはｐ型のウエル層、
１４はソース／ドレイン領域、１５はアルミニウム配
線、１６は第３のポリシリコン膜、１７は第２のシリコ
ン酸化膜、１８はレジストを示す。

【００１８】本発明は、図１及び図５に示すように、チ
ャネル領域において、ｐ型のウエル層１３ａ及び１３ｂ
が弱反転状態で完全空乏化する深さに形成され、且つ、
ソース／ドレイン領域１４近傍のウエル層１３ｂの方が
チャネル領域の中央部のウエル層１３ａより深くなるよ
うに形成されており、且つ、ドレイン領域１４下にウエ
ル層１３ｃが形成されていることを特徴とする。本実施
例では、ソース／ドレイン領域１４の下のウエル層１３
ｃで０．５μｍ、チャネル領域中央部のウエル層１３ａ
で０．１μｍ、チャネル領域端部のウエル層１３ｂで
０．２μｍ、又は０．３５μｍと、深さが異なってい
る。これは、完全空乏化している領域においては、ウエ
ル層の深さが深い方がしきい値が高くなるという現象を
利用するためであり、ウエル層１３ａ、１３ｂ、１３ｃ
の濃度はしきい値電圧によって変える必要があり、例え
ば、しきい値電圧Ｖｔｈ＝０．４Ｖでは約１０¹⁷ｃｍ^-2
程度にする。

【００１９】次に、図２を用いて、本発明の第１の実施
例として、ｎチャネルＭＯＳ型トランジスタの製造工程
を説明する。

【００２０】尚、本発明は、ｎチャネルＭＯＳ型トラン
ジスタに限定されるものではなく、ｐチャネルＭＯＳ型
トランジスタをｐ型半導体基板に形成する場合も同様で
ある。

【００２１】まず、図２（ａ）に示すように、ＬＯＣＯ
Ｓ法により、ドーピング濃度が１０¹⁵〜１０¹⁶ｃｍ^-3程
度のｎ型シリコン基板１に素子分離用シリコン酸化膜２
を４０００Å程度形成し、トランジスタの活性領域を形
成する。その後、酸化温度を約９００℃、酸素雰囲気中
で厚さ５０〜２００Åのゲート酸化膜３を形成する。こ
のゲート酸化膜３の膜厚はトランジスタの比例縮小則に
従って決まるものであり、例えばゲート長が０．５μｍ
であれば１００Å程度にするのは望ましい。

【００２２】次に、通常の減圧ＣＶＤ法（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）を用い
て、温度６００℃程度、ＳｉＨ₄／ＮＨ₃雰囲気中で厚さ
４０００Å程度の第１のポリシリコン膜４を全面に形成
する。尚、第１のポリシリコン膜４は、後にチャネル領
域形成時のマスクとするので、その膜厚は、ソース／ド
レイン領域１４のｎ⁺／ｐ接合に悪影響がでないよう
に、図２（ｆ）に示すソース／ドレイン領域１４下のウ
エル層１３ｃの深さとの関係で決定する。また、チャネ
ル領域のウエル層１３ａの深さに対して、ソース／ドレ
イン領域１４下のウエル層１３ｃの接合深さは、第１の
ポリシリコン膜４の膜厚分だけ深くなっており、また、
ソース／ドレイン領域１４の深さがウエル層１３ｃに対
して十分浅くなるように設定する。例えば、ゲート長が
０．５μｍのトランジスタではウエル領域１３ａの深さ
は０．１μｍ程度にする必要があるが、ソース／ドレイ
ン領域１４の深さは０．１５μｍ程度であるので、ウエ
ル領域１３ｃの深さはソース／ドレイン接合耐圧の点か
ら、シリコン基板１表面から０．４μｍ以上にするのが
望ましい。したがって、第１のポリシリコン膜４の膜厚
は３０００Å以上にする必要がある。本実施例に示すよ
うに、約４０００Åとした場合、ウエル層１３ｃの深さ
は０．５μｍ程度となり、接合耐圧に対するプロセスマ
ージンを０．１μｍ程度もつことになる。

【００２３】次に、気相拡散法を用いて温度８５０℃、
ＰＯＣｌ₃／Ｏ₂雰囲気中で第１のポリシリコン膜４にｎ
型不純物を導入し、フォトリソグラフィ技術を用いて第
１のゲート電極５の加工用のレジストマスクを形成し、
公知の異方性エッチング法を用い、ＳＦ₆雰囲気中で図
２（ｂ）に示すように第１のゲート電極５を形成する。

【００２４】次に、図２（ｃ）に示すように全面に公知
の減圧ＣＶＤ法を用いて厚さ１０００〜２０００Åの第
２のポリシリコン膜６を形成し、更に公知のＣＶＤ法を
用いて温度８５０℃、ＳｉＨ₄／Ｏ₂雰囲気中で厚さ５０
０〜２０００Åの第１のシリコン酸化膜７を全面に形成
する。尚、第２のポリシリコン膜６は、図２（ｅ）に示
すようにウエル層１３ａ、１３ｂ、１３ｃを形成すると
きの注入マスクとして用いられる。

【００２５】上述したように、完全空乏化された状態で
は、ウエル層の深さが浅い場合はしきい値電圧の局所的
な持ち上げ値が小さく、また、深い場合にはしきい値電
圧の局所的な持ち上げ値が大きいことが知られており、
本発明は、ウエル層１３ｂの深さをウエル層１３ａより
深くすることにより、ウエル層１３ｂでのしきい値電圧
を高くし、短チャネル効果を改善するために、最小ゲー
ト長に応じて、ウエル層１３ａの深さとウエル層１３ｂ
の深さとの差を最適化する必要がある。例えば、本実施
例においては、第１のポリシリコン膜４の膜厚が４００
０Åである場合、第２のポリシリコン膜６の膜厚は１５
００Å程度が最適となり、上記最適値を用いると局所的
なしきい値電圧の持ち上げにより、全体として、しきい
値は０．４Ｖ程度となる。

【００２６】また、第１のシリコン酸化膜７は図２
（ｄ）の第２のゲート電極８の幅Ａを決めるものであ
り、短チャネルトランジスタのしきい値電圧のゲート長
依存性を変えることができる。そのために、各プロセス
で最適化をする必要がある。例えば、ゲート長が０．５
μｍの場合にはシュミレーション結果より、その膜厚は
１５００Å程度にする必要があることが分かっている。
例えば、幅Ａが大きすぎると、短チャネル効果によるし
きい値電圧の低下が生じないゲート長の長い所で、しき
い値電圧の持ち上げが生じてしまい、また、幅Ａが小さ
すぎると、目的のゲート長よりも短い所でしかしきい値
電圧の持ち上がりが起こらず、結果的に短チャネル効果
を押さえることができない。

【００２７】次に、公知のドライエッチング法により、
ＣＦ₄雰囲気中で第１のシリコン酸化膜７をエッチバッ
クし、続いてＳＦ₆雰囲気中で異方性エッチングを行
い、図２（ｄ）に示すように、第１のシリコン酸化膜７
から成るサイドウォール９を有する逆Ｔ字型の第２のゲ
ート電極８を形成する。その後、公知のイオン注入法を
用いて、全面に砒素イオンを加速エネルギーを４０ｋｅ
Ｖとし注入量を２×１０¹⁵〜５×１０¹⁵ｃｍ^-2で注入
し、砒素注入層１０を形成する。

【００２８】次に、ウエットエッチング法によりＨＦ水
溶液中でサイドウォール９を除去し、図２（ｅ）に示す
ようにボロンイオンを加速エネルギーを１５０ｋｅＶ
で、注入量を１０¹²〜１０¹³ｃｍ^-2で注入し、ボロン注
入層１１を形成する。ここで、注入エネルギーは第２の
ゲート電極８の膜厚が４０００Åの場合の、ウエル層１
３ａが０．１〜０．２μｍになるように設定し、注入量
は目標のしきい値電圧になるように設定し、例えば、し
きい値電圧が０．４Ｖのとき、注入量は２×１０¹²ｃｍ
^-2でおこなう。このとき、図２（ｅ）に示すように素子
分離用シリコン酸化膜２下にも、シリコン／シリコン酸
化膜界面からの深さ０．１μｍのｐ型注入層（図示せ
ず。）を同時に形成できるので、本発明では特にトラン
ジスタ間でのパンチスルー防止用のフィールド注入を行
う必要もないので工程数も少なくできる。

【００２９】その後、図２（ｆ）に示すように、層間絶
縁膜１２を形成した後、９００℃、３０分、窒素雰囲気
中で上記注入不純物の活性化アニールを行い、シリコン
基板１中のウエル層１３ａ、１３ｂ、１３ｃ及びソース
／ドレイン領域１４を所望の分布状態にした後、接続の
ためのコンタクト孔をレジストマスクで公知のドライエ
ッチング法を用い、ＣＦ₄雰囲気中で異方性エッチング
を行い、更に、上部配線のために通常のスパッタリング
法によりアルミニウムを全面に形成し、公知のドライエ
ッチング法を用いてＣｌ₂雰囲気中で異方性エッチング
を行い、金属配線１５を加工し、ｎチャネルＭＯＳ型ト
ランジスタを形成する。

【００３０】次に、図３を用いて、本発明の第２の実施
例として、ｎチャネルＭＯＳ型トランジスタの製造工程
を説明する。

【００３１】まず、図３（ａ）に示すように、上述の第
１の実施例と同様の工程により、ドーピング濃度が１０
¹⁵〜１０¹⁶ｃｍ^-3程度のｎ型シリコン基板１に素子分離
用シリコン酸化膜２を４０００Å程度形成し、トランジ
スタの活性領域を形成し、厚さ５０〜２００Åのゲート
酸化膜３を、例えばゲート長が０．５μｍであれば膜厚
が１００Å程度のゲート酸化膜３を形成する。

【００３２】次に、通常の減圧ＣＶＤ法を用いて、温度
６００℃程度、ＳｉＨ₄／ＮＨ₃雰囲気中で厚さ４０００
Å程度の第３のポリシリコン膜１６を全面に形成し、続
いて、公知のＣＶＤ法を用いて温度８５０℃、ＳｉＨ₄
／Ｏ₂雰囲気中で厚さ１０００Å程度の第２のシリコン
酸化膜１７を全面に形成する。

【００３３】次に、気相拡散法を用いて温度８５０℃、
ＰＯＣｌ₃／Ｏ₂雰囲気中で第３のポリシリコン膜１６に
ｎ型不純物を導入し、フォトリソグラフィ技術を用い
て、逆Ｔ字型ゲート電極の幅の広い部分の幅と同じにな
るよう、本実施例においては、０．５μｍ程度になるよ
うに加工用のレジスト１８をパターニングし、公知の異
方性エッチング法を用い、ＳＦ₆雰囲気中で図３（ｂ）
に示すように第３のポリシリコン膜１６を膜厚が２００
０Å程度にする。

【００３４】次に、図３（ｃ）に示すように、ウエット
エッチング法によりＨＦ水溶液中で、逆Ｔ字型ゲート電
極の幅の狭い部分の幅と同じになるよう、本実施例にお
いては、０．３μｍ程度になるように第２のシリコン酸
化膜１７をサイドエッチングする。

【００３５】次に、第２のシリコン酸化膜１７をマスク
とし、ＳＦ₆雰囲気中で異方性エッチングを行い、逆Ｔ
字型の第２のゲート電極８を形成する。その後、シリコ
ン酸化膜１７を除去し、公知のイオン注入法を用いて、
全面に砒素イオンを加速エネルギーを４０ｋｅＶとし注
入量を２×１０¹⁵〜５×１０¹⁵ｃｍ^-2で注入し、砒素注
入層１０を形成する。

【００３６】次に、図３（ｅ）に示すようにボロンイオ
ンを加速エネルギーを１５０ｋｅＶで、注入量を１０¹²
〜１０¹³ｃｍ^-2で注入し、ボロン注入層１１を形成す
る。本実施例では、第２のゲート電極８の、幅が０．５
μｍの部分の膜厚が２０００Åで、幅が０．３μｍの部
分の膜厚が４０００Åとし、注入量が２×１０¹²ｃｍ^-2
の場合、ウエル層１３ａの深さが０．１μｍ、ウエル層
１３ｂの深さが０．２μｍ、しきい値電圧が０．４Ｖと
なる。このとき、図３（ｅ）に示すように素子分離用シ
リコン酸化膜２下にも、シリコン／シリコン酸化膜界面
からの深さ０．１μｍのｐ型注入層（図示せず。）を同
時に形成できるので、本発明では特にトランジスタ間で
のパンチスルー防止用のフィールド注入を行う必要もな
いので工程数も少なくできる。

【００３７】その後、図３（ｆ）に示すように、層間絶
縁膜１２を形成した後、９００℃，、３０分、窒素雰囲
気中で上記注入不純物の活性化アニールを行い、シリコ
ン基板１中のウエル層１３ａ、１３ｂ、１３ｃ及びソー
ス／ドレイン領域１４を所望の分布状態にした後、接続
のためのコンタクト孔をレジストマスクで公知のドライ
エッチング法を用い、ＣＦ₄雰囲気中で異方性エッチン
グを行い、更に、上部配線のために通常のスパッタリン
グ法によりアルミニウムを全面に形成し、公知のドライ
エッチング法を用いてＣｌ₂雰囲気中で異方性エッチン
グを行い、金属配線１５を加工し、ＭＯＳ型トランジス
タを形成する。

【００３８】以上のようにして、シリコン基板上に形成
された電界効果型トランジスタは、例えばしきい値電圧
を０．４Ｖに設定しても、オフ電流は単位ゲート幅当た
り１０^-13Ａ以下となる。

【００３９】上記製造工程としては逆Ｔ字型のゲートを
用いて、１回のイオン注入で３種類の深さの異なるウエ
ル層１３ａ、１３ｂ、１３ｃを形成したが、ゲートは逆
Ｔ字型に限らず、Ｔ字型やテーパーを有するものであっ
てもよい。しかし、ウエル層の深さやチャネル領域での
深さの異なる部分の幅を制御よく形成するためには、ゲ
ートの形状は逆Ｔ字型がよい。

【００４０】

【発明の効果】以上、詳細に説明したように本発明を用
いることにより、ソース／ドレイン領域近傍のチャネル
領域に形成されたウエル層において空乏層電荷が蓄積さ
れ、局所的にしきい値電圧を高くすることができるた
め、短チャネル効果を改善し、同時に、弱反転状態でチ
ャネル領域が完全に空乏化するため、オフ電流が低減さ
れる。そして、短ゲート長の場合にも、しきい値電圧の
低下を抑えることができるので、ゲート加工長のばらつ
きに伴うしきい値電圧のばらつきを抑えることができ
る。

【００４１】したがって、工程数を増やすことなく、短
チャネル効果の改善とオフ電流の低減を同時に行い、低
いしきい値電圧において、高いドライブ電流を低いオフ
電流とを有する、低消費電力ＬＳＩに適用可能な電界効
果型トランジスタを提供することができる。

【００４２】また、請求項４に記載の発明は、請求項３
に記載の発明に比べて逆Ｔ字型ゲートにおける段差を小
さくすることができるので、チャネル領域の中央部と端
部とでのウエル層の深さの差を小さくすることができ、
したがって、チャネル領域端部のウエル層の深さをより
浅くすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の電界効果型トランジスタの
構造断面図である。

【図２】本発明の第１の実施例電界効果型トランジスタ
の製造工程図である。

【図３】本発明の第２の実施例電界効果型トランジスタ
の製造工程図である。

【図４】（ａ）はサブスレッショルド係数のゲート長依
存性を示す図、同（ｂ）はしきい値電圧のゲート長依存
性を示す図である。

【図５】（ａ）はシリコン基板表面のソースドレイン間
の不純物濃度分布図、同（ｂ）はチャネル中央部の深さ
方向の不純物濃度分布図、同（ｃ）はチャネル端部の深
さ方向の不純物濃度分布図である。

【図６】第１の従来の電界効果型トランジスタの構造断
面図である。

【図７】第２の従来の電界効果型トランジスタの構造断
面図である。

【図８】第３の従来の電界効果型トランジスタの構造断
面図である。

【符号の説明】

１ ｎ型のシリコン基板 ２ 素子分離用シリコン酸化膜 ３ ゲート酸化膜 ４ 第１のポリシリコン膜 ５ 第１のゲート電極 ６ 第２のポリシリコン膜 ７ 第１のシリコン酸化膜 ８ 第２のゲート電極 ９ サイドウォール １０ 砒素注入層 １１ ボロン注入層 １２ 層間絶縁膜 １３ａ、１３ｂ、１３ｃ ｐ型のウエル層 １４ ソース／ドレイン領域 １５ アルミニウム配線 １６ 第３のポリシリコン膜 １７ 第２のシリコン酸化膜 １８ レジスト

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/265 604

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上に形成された
   第１導電型のソース／ドレイン領域を有し、逆Ｔ字型の
   ゲート電極を有する電界効果型トランジスタにおいて、 チャネル領域と上記ソース／ドレイン領域を囲み、上記
   ソース／ドレイン領域と接する領域とに第２導電型のウ
   エル層が設けられ、 上記チャネル領域に設けられたウエル層の深さが弱反転
   状態で完全空乏化する深さであり、且つ、上記ゲート電
   極厚が大きいチャネル領域中央部の上記ウエル層の深さ
   より上記ゲート電極厚が小さいチャネル領域端部の上記
   ウエル層の深さの方が深く、更に上記ゲート電極厚が小
   さいチャネル領域端部より上記ソース／ドレイン領域下
   方の上記ウエル層の厚さが深いことを特徴とする電界効
   果型トランジスタ。
2. 【請求項２】 第１導電型の半導体基板上にゲート酸化
   膜を形成した後、所定のゲート長及び膜厚を有する逆Ｔ
   字型のゲート電極を形成する工程と、 ソース／ドレイン領域形成のための第１導電型不純物の
   イオン注入、及び所定の加速エネルギー及び所定の注入
   量での第２導電型不純物のイオン注入を行う工程と、 アニール処理により、上記ソース／ドレイン領域を形成
   し、且つ、チャネル領域及び上記ソース／ドレイン領域
   を囲み、上記ソース／ドレイン領域と接する領域に上記
   ゲート電極厚が大きいチャネル領域中央部のウエル層の
   深さより上記ゲート電極厚が小さいチャネル領域端部の
   ウエル層の深さの方が深く、更に上記ゲート電極厚が小
   さいチャネル領域端部より上記ソース／ドレイン領域下
   方の上記ウエル層の厚さの方が深いウエル層を形成する
   工程とを有することを特徴とする、電界効果型トランジ
   スタの製造方法。
3. 【請求項３】 第１導電型の半導体基板上にゲート酸化
   膜を形成した後、所定のゲート長及び膜厚を有する第１
   のゲート電極を形成する工程と、 全面に第１のポリシリコン膜及び第１のシリコン酸化膜
   を順次所定の膜厚に形成する工程と、 エッチバックを行い、第１のシリコン酸化膜及び第１の
   ポリシリコン膜とから成るサイドウォールを形成した
   後、ソース／ドレイン領域形成のための第１導電型不純
   物のイオン注入を行う工程と、 上記サイドウォールを成す第１のシリコン膜を除去した
   後、所定の加速エネルギー及び所定の注入量での第２導
   電型不純物のイオン注入を行う工程と、 アニール処理により、上記ソース／ドレイン領域を形成
   し、且つ、チャネル領域及び上記ソース／ドレイン領域
   を囲む領域にウエル層を形成する工程とを有することを
   特徴とする、電界効果型トランジスタの製造方法。
4. 【請求項４】 第１導電型の半導体基板上にゲート酸化
   膜を形成した後、所定の膜厚の第２のポリシリコン膜及
   び第２のシリコン酸化膜を形成する工程と、 全面にレジストを堆積し、所望の幅になるように第２の
   シリコン酸化膜を除去する工程と、 上記レジストを除去し、上記第２のシリコン酸化膜をマ
   スクとして、上記第２のポリシリコン膜をエッチバック
   した後、上記第２のシリコン酸化膜を除去する工程と、 ソース／ドレイン領域形成のための第１導電型不純物の
   イオン注入、及び所定の加速エネルギー及び所定の注入
   量での第２導電型不純物のイオン注入を行う工程と、 アニール処理により、上記ソース／ドレイン領域を形成
   し、且つ、チャネル領域及び上記ソース／ドレイン領域
   を囲む領域にウエル層を形成する工程とを有することを
   特徴とする、電気効果型トランジスタの製造方法。