JP2731811B2 - 柱状バイポーラトランジスターおよびその製造方法 - Google Patents
柱状バイポーラトランジスターおよびその製造方法Info
- Publication number
- JP2731811B2 JP2731811B2 JP6316866A JP31686694A JP2731811B2 JP 2731811 B2 JP2731811 B2 JP 2731811B2 JP 6316866 A JP6316866 A JP 6316866A JP 31686694 A JP31686694 A JP 31686694A JP 2731811 B2 JP2731811 B2 JP 2731811B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- region
- oxide film
- columnar structure
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
ーに関するもので、特に両方向の動作特性を具備しベー
ス電極の寄生接合キャパシタンスを減らすことができる
柱状バイポーラトランジスターの構造およびその製造方
法に関するものである。
ーに関するもので、特に両方向の動作特性を具備しベー
ス電極の寄生接合キャパシタンスを減らすことができる
柱状バイポーラトランジスターの構造およびその製造方
法に関するものである。
【０００２】
【従来の技術】集積度の改善のための方向に研究と開発
が進行されることによって、素子の駆動速度と電流の利
得は改善されることに反して、動作特性は制限されてい
る。
が進行されることによって、素子の駆動速度と電流の利
得は改善されることに反して、動作特性は制限されてい
る。
【０００３】図１は従来の技術によって製作されたバイ
ポーラトランジスターの断面構造を示している。
ポーラトランジスターの断面構造を示している。
【０００４】この技術はトレンチ５の隔離方法を利用し
てコレクタ３の寄生接合キャパシタンス（即ち、基板１
と埋没コレクタ２との間の接合キャパシタンス）を減ら
し、トランジスターの大きさを減らした技術である。
てコレクタ３の寄生接合キャパシタンス（即ち、基板１
と埋没コレクタ２との間の接合キャパシタンス）を減ら
し、トランジスターの大きさを減らした技術である。
【０００５】ここで、参照符号６は絶縁膜を、７はベー
ス領域を、８はエミッタ領域を、９は電極をそれぞれ示
している。
ス領域を、８はエミッタ領域を、９は電極をそれぞれ示
している。
【０００６】上述のような構造をもっているバイポーラ
トランジスターでは、前記ベース領域７は広い領域であ
り、エミッタ８とベース領域７が高濃度から接合されて
いるので、消費電力が過多な問題点がある。
トランジスターでは、前記ベース領域７は広い領域であ
り、エミッタ８とベース領域７が高濃度から接合されて
いるので、消費電力が過多な問題点がある。
【０００７】動作特性を改善のために、図２に図示のよ
うな壁面ベース接触法を利用した柱状バイポーラトラン
ジスターが提案された（ヨーロッパ特許出願番号第８４
１１３０６２．８号参照）。
うな壁面ベース接触法を利用した柱状バイポーラトラン
ジスターが提案された（ヨーロッパ特許出願番号第８４
１１３０６２．８号参照）。
【０００８】この技術は単結晶半導体基板１１をトレン
チ蝕刻して形成された柱状の空間にエミッタ１８、ベー
ス１７およびコレクタ１３の領域とコレクタシンカ１５
の領域を形成し、トレンチ蝕刻部位に絶縁物１６を埋没
して活性領域を隔離しており、前記柱の側の面に外成ベ
ース領域であるポリシリコン層１４を形成して柱状トラ
ンジスターを製作する。
チ蝕刻して形成された柱状の空間にエミッタ１８、ベー
ス１７およびコレクタ１３の領域とコレクタシンカ１５
の領域を形成し、トレンチ蝕刻部位に絶縁物１６を埋没
して活性領域を隔離しており、前記柱の側の面に外成ベ
ース領域であるポリシリコン層１４を形成して柱状トラ
ンジスターを製作する。
【０００９】
【発明が解決しようとする課題】しかし、このような従
来技術では、ベース１７が形成された前記柱の両側面に
前記ポリシリコン層１４が接続されるので、ベース１７
の領域が広い領域になるしかない。
来技術では、ベース１７が形成された前記柱の両側面に
前記ポリシリコン層１４が接続されるので、ベース１７
の領域が広い領域になるしかない。
【００１０】したがって、トランジスターの動作特性が
低下されてしまう。
低下されてしまう。
【００１１】また、前記柱の上面にエミッタおよびコレ
クタ電極１９を形成しなければならないので、自己整列
接点の開口工程が非常に難しい問題点がある。
クタ電極１９を形成しなければならないので、自己整列
接点の開口工程が非常に難しい問題点がある。
【００１２】本発明はこのような問題点を解消するため
に案出されたもので、第１の目的は両方向の動作特性が
対等であり、ベースとコレクタ、およびベースとエミッ
タとの間の寄生接合容量を最小化することができる柱状
バイポーラトランジスターを提供することにある。
に案出されたもので、第１の目的は両方向の動作特性が
対等であり、ベースとコレクタ、およびベースとエミッ
タとの間の寄生接合容量を最小化することができる柱状
バイポーラトランジスターを提供することにある。
【００１３】本発明の第２の目的は、製造工程を単純化
した、特に前記柱に形成されたベース領域と電気的に接
続される外成ベース領域の形成工程および電極配線のた
めの自己整列接点の開口形成工程が容易な柱状バイポー
ラトランジスターを製造する方法を提供することにあ
る。
した、特に前記柱に形成されたベース領域と電気的に接
続される外成ベース領域の形成工程および電極配線のた
めの自己整列接点の開口形成工程が容易な柱状バイポー
ラトランジスターを製造する方法を提供することにあ
る。
【００１４】
【発明が解決しようとする課題】前記第１の目的は、少
なくとも３個以上のトレンチ領域と、このトレンチ領域
との間に突出された第１および第２の柱状構造物とを具
備した第１の導電型の半導体基板；前記基板の第１の柱
状構造物の下端の周辺領域と第２の柱状構造物の凡ての
領域を包含する第２の導電型の高濃度コレクタ（または
エミッタ）の領域；前記トレンチの内部に埋立された外
成ベース領域；前記外成ベース領域と半導体基板との間
に介在された酸化膜；前記第１の柱状構造物の中央部位
に形成された前記第１の導電型のベース領域；前記ベー
ス領域との前記外成ベース領域を電気的に接続すること
ができるように前記第１の柱状構造物の両側壁に形成さ
れた接続部；前記第１の柱状構造物の表面部位に形成さ
れた前記第２の導電型のエミッタ（またはコレクタ）の
領域；および前記外成ベース領域、前記エミッタ（また
はコレクタ）の領域、および前記コレクタ（またはエミ
ッタ）の領域の一部にそれぞれ配線されたベース電極、
エミッタ電極、およびコレクタ電極を有することを特徴
とする柱状バイポーラトランジスターにより達成され
る。
なくとも３個以上のトレンチ領域と、このトレンチ領域
との間に突出された第１および第２の柱状構造物とを具
備した第１の導電型の半導体基板；前記基板の第１の柱
状構造物の下端の周辺領域と第２の柱状構造物の凡ての
領域を包含する第２の導電型の高濃度コレクタ（または
エミッタ）の領域；前記トレンチの内部に埋立された外
成ベース領域；前記外成ベース領域と半導体基板との間
に介在された酸化膜；前記第１の柱状構造物の中央部位
に形成された前記第１の導電型のベース領域；前記ベー
ス領域との前記外成ベース領域を電気的に接続すること
ができるように前記第１の柱状構造物の両側壁に形成さ
れた接続部；前記第１の柱状構造物の表面部位に形成さ
れた前記第２の導電型のエミッタ（またはコレクタ）の
領域；および前記外成ベース領域、前記エミッタ（また
はコレクタ）の領域、および前記コレクタ（またはエミ
ッタ）の領域の一部にそれぞれ配線されたベース電極、
エミッタ電極、およびコレクタ電極を有することを特徴
とする柱状バイポーラトランジスターにより達成され
る。
【００１５】前記第２の目的は、バイポーラトランジス
ターの製造方法において、（ａ）第１の導電型のシリコ
ン基板に少なくとも２個以上の柱状構造物を形成するた
めに当該基板をトレンチ蝕刻して第１および第２の柱状
構造物を形成する工程；（ｂ）前記第１の柱状構造物の
下端の周辺領域と第２の柱状構造物の凡ての領域を包含
する上記シリコン基板の所定の領域に第２の導電型の高
濃度不純物をイオン注入してコレクタ（またはエミッ
タ）領域を形成する工程；（ｃ）上記基板の全面に酸化
膜を形成してから、前記トレンチを充分に被覆すること
ができる程度の厚さをもつポリシリコン層を塗布して平
坦化する工程；（ｄ）前記平坦化されたポリシリコン層
および前記酸化膜の一部を蝕刻してトレンチの内部に前
記酸化膜によって囲まれた外成ベース領域を形成する工
程；（ｅ）前記露出された前記第１の柱状構造物の両側
壁部位の前記酸化膜を所定の深さに蝕刻し、この蝕刻部
位にポリシリコンを埋立して接続部を形成する工程；
（ｆ）上記基板の全面に第２の酸化膜とポリシリコンを
蒸着してから、当該第２の酸化膜を研磨中止膜として利
用して基板を平坦化する工程；（ｇ）前記第１の柱状構
造物の上部の前記第２の酸化膜を除去して前記第１の柱
状構造物を露出させる工程；（ｈ）前記露出された第１
の柱状構造物に前記第１の導電型の不純物をイオン注入
して前記接続部と連結されるベースの領域を形成して、
連続に前記第２の導電型の不純物を注入して当該柱の表
面部位にエミッタ（またはコレクタ）の領域を形成する
工程；（ｉ）前記エミッタ（またはコレクタ）の上部に
電極配線を容易にすることができるようにエミッタの幅
より広い前記第２の導電型の不純物が添加したポリシリ
コン層を形成する工程；および（ｊ）上記基板の全面に
保護膜を形成して、自己整列接点の開口工程を遂行して
電極を配線する工程を有することを特徴とする柱状バイ
ポーラトランジスターの製造方法により達成される。
ターの製造方法において、（ａ）第１の導電型のシリコ
ン基板に少なくとも２個以上の柱状構造物を形成するた
めに当該基板をトレンチ蝕刻して第１および第２の柱状
構造物を形成する工程；（ｂ）前記第１の柱状構造物の
下端の周辺領域と第２の柱状構造物の凡ての領域を包含
する上記シリコン基板の所定の領域に第２の導電型の高
濃度不純物をイオン注入してコレクタ（またはエミッ
タ）領域を形成する工程；（ｃ）上記基板の全面に酸化
膜を形成してから、前記トレンチを充分に被覆すること
ができる程度の厚さをもつポリシリコン層を塗布して平
坦化する工程；（ｄ）前記平坦化されたポリシリコン層
および前記酸化膜の一部を蝕刻してトレンチの内部に前
記酸化膜によって囲まれた外成ベース領域を形成する工
程；（ｅ）前記露出された前記第１の柱状構造物の両側
壁部位の前記酸化膜を所定の深さに蝕刻し、この蝕刻部
位にポリシリコンを埋立して接続部を形成する工程；
（ｆ）上記基板の全面に第２の酸化膜とポリシリコンを
蒸着してから、当該第２の酸化膜を研磨中止膜として利
用して基板を平坦化する工程；（ｇ）前記第１の柱状構
造物の上部の前記第２の酸化膜を除去して前記第１の柱
状構造物を露出させる工程；（ｈ）前記露出された第１
の柱状構造物に前記第１の導電型の不純物をイオン注入
して前記接続部と連結されるベースの領域を形成して、
連続に前記第２の導電型の不純物を注入して当該柱の表
面部位にエミッタ（またはコレクタ）の領域を形成する
工程；（ｉ）前記エミッタ（またはコレクタ）の上部に
電極配線を容易にすることができるようにエミッタの幅
より広い前記第２の導電型の不純物が添加したポリシリ
コン層を形成する工程；および（ｊ）上記基板の全面に
保護膜を形成して、自己整列接点の開口工程を遂行して
電極を配線する工程を有することを特徴とする柱状バイ
ポーラトランジスターの製造方法により達成される。
【００１６】
【作用】本発明では、両方向の動作特性が対等であり、
ベースとコレクタ、およびベースとエミッタとの間の寄
生接合容量を最小化することができると共に、製造工程
を単純化し、特に柱状に形成されたベース領域と電気的
に接続される外成ベース領域の形成工程および電極配線
のための自己整列接点の開口形成工程を容易にすること
ができる。
ベースとコレクタ、およびベースとエミッタとの間の寄
生接合容量を最小化することができると共に、製造工程
を単純化し、特に柱状に形成されたベース領域と電気的
に接続される外成ベース領域の形成工程および電極配線
のための自己整列接点の開口形成工程を容易にすること
ができる。
【００１７】
【実施例】図３は本発明の実施例により製作された柱状
バイポーラトランジスターの断面構造を示している。ま
た、図４〜図１４は、本実施例の製造方法で製作される
バイポーラトランジスターの構造を段階別に示してい
る。
バイポーラトランジスターの断面構造を示している。ま
た、図４〜図１４は、本実施例の製造方法で製作される
バイポーラトランジスターの構造を段階別に示してい
る。
【００１８】最初に、本実施例の構成を説明する。本実
施例の半導体基板２１は、少なくとも３個以上の凹部で
あるトレンチ領域と、このトレンチ領域との間に形成さ
れた突出部である第１の柱状構造物１０と第２の柱状構
造物２０を具備する（図４参照）。
施例の半導体基板２１は、少なくとも３個以上の凹部で
あるトレンチ領域と、このトレンチ領域との間に形成さ
れた突出部である第１の柱状構造物１０と第２の柱状構
造物２０を具備する（図４参照）。
【００１９】前記基板２１の第１の柱状構造物１０の下
端の周辺領域と第２の柱状構造物２０の凡ての領域にか
けて第２の導電型の高濃度コレクタ（またはエミッタ）
の領域が形成される。
端の周辺領域と第２の柱状構造物２０の凡ての領域にか
けて第２の導電型の高濃度コレクタ（またはエミッタ）
の領域が形成される。
【００２０】ここで、第２の導電型とは、ｐ型あるいは
ｎ型のいずれか一方のことを示し、後述する第１の導電
型は、これと反対の導電型を示す。
ｎ型のいずれか一方のことを示し、後述する第１の導電
型は、これと反対の導電型を示す。
【００２１】ベース電極用薄膜または外成ベース領域２
４は前記トレンチの内部に埋立されたポリシリコンから
構成される。
４は前記トレンチの内部に埋立されたポリシリコンから
構成される。
【００２２】前記トレンチ領域に満たされた外成ベース
領域２４と基板２１との間には第３の酸化膜３４が形成
される。
領域２４と基板２１との間には第３の酸化膜３４が形成
される。
【００２３】前記第１の柱状構造物１０の中央部位に第
１の導電型のベース領域２７が形成される。
１の導電型のベース領域２７が形成される。
【００２４】前記ベース領域２７と前記外成ベース領域
２４を電気的に接続することができるように前記第１の
柱状構造物１０の両側壁に接続部２５が形成される。
２４を電気的に接続することができるように前記第１の
柱状構造物１０の両側壁に接続部２５が形成される。
【００２５】第２の導電型のエミッタ（またはコレク
タ）の領域は前記第１の柱状構造物１０の表面部位に形
成される。
タ）の領域は前記第１の柱状構造物１０の表面部位に形
成される。
【００２６】前記外成ベース領域２４と前記エミッタ
（またはコレクタ）２８の領域、および前記コレクタ
（またはエミッタ）２３の領域の一部に各電極２９が形
成される。
（またはコレクタ）２８の領域、および前記コレクタ
（またはエミッタ）２３の領域の一部に各電極２９が形
成される。
【００２７】このとき、前記エミッタ（またはコレク
タ）２８とエミッタ電極２９との間に配線のためのコン
タクトホールを容易に形成することができるように当該
エミッタ２８の幅より広い幅をもつ導電性薄膜２６を形
成することができる。
タ）２８とエミッタ電極２９との間に配線のためのコン
タクトホールを容易に形成することができるように当該
エミッタ２８の幅より広い幅をもつ導電性薄膜２６を形
成することができる。
【００２８】前記導電性薄膜２６は、第２の導電型の不
純物が添加されたポリシリコンから構成される。
純物が添加されたポリシリコンから構成される。
【００２９】次に、本発明の柱状トランジスターの製造
方法の一実施例を、各段階別に示している図４〜図１４
を参照して詳細に説明する。
方法の一実施例を、各段階別に示している図４〜図１４
を参照して詳細に説明する。
【００３０】図４に依拠した第１工程はシリンコ基板２
１に少なくとも２個以上の柱状構造物を形成するための
トレンチ蝕刻工程である。
１に少なくとも２個以上の柱状構造物を形成するための
トレンチ蝕刻工程である。
【００３１】最初、例えばｐ型のシリコン基板２１上に
第１の酸化膜３２を形成してから、パターニングしてト
レンチ領域を定義する。
第１の酸化膜３２を形成してから、パターニングしてト
レンチ領域を定義する。
【００３２】続いて、前記第１の酸化膜３２のパタンと
露出された基板２１との蝕刻比の差異を利用してシリコ
ン基板２１を非等方性蝕刻して第１の柱状構造物１０と
第２の柱状構造物２０を形成する。
露出された基板２１との蝕刻比の差異を利用してシリコ
ン基板２１を非等方性蝕刻して第１の柱状構造物１０と
第２の柱状構造物２０を形成する。
【００３３】第２工程は図５に図示のように、前記第２
の柱状構造物２０を包含するシリコン基板２１の所定の
領域にｎ型の高濃度不純物をイオン注入してコレクタ層
２３（またはエミッタ）を形成する工程である。
の柱状構造物２０を包含するシリコン基板２１の所定の
領域にｎ型の高濃度不純物をイオン注入してコレクタ層
２３（またはエミッタ）を形成する工程である。
【００３４】まず、前記第１の柱状構造物１０の上部の
酸化膜以外の第１の酸化膜３２の凡てのパタンを除去し
てから、その上全面に新たに酸化膜を蒸着し、さらに前
記蒸着された酸化膜をパターニングして、図５に示すよ
うな第２の酸化膜３３を形成することで、サブコレクタ
領域を定義する。
酸化膜以外の第１の酸化膜３２の凡てのパタンを除去し
てから、その上全面に新たに酸化膜を蒸着し、さらに前
記蒸着された酸化膜をパターニングして、図５に示すよ
うな第２の酸化膜３３を形成することで、サブコレクタ
領域を定義する。
【００３５】続いて、前記第２の酸化膜３３のパタンを
マスクとして利用して、または前記第２の酸化膜３３の
パタンと露出されたシリンコ基板２１との不純物拡散比
の差異を利用してｎ型の高濃度不純物を注入してコレク
タ層２３（またはエミッタ）を形成する。
マスクとして利用して、または前記第２の酸化膜３３の
パタンと露出されたシリンコ基板２１との不純物拡散比
の差異を利用してｎ型の高濃度不純物を注入してコレク
タ層２３（またはエミッタ）を形成する。
【００３６】第３工程は前記トレンチにポリシリコンを
埋立してベース電極用薄膜２４（または外成ベース）を
形成する工程である。
埋立してベース電極用薄膜２４（または外成ベース）を
形成する工程である。
【００３７】図６を参照して、前記第１および第２の酸
化膜３２，３３を除去してから、基板の全面に第３の酸
化膜３４を成長させる。
化膜３２，３３を除去してから、基板の全面に第３の酸
化膜３４を成長させる。
【００３８】続いて、前記トレンチと柱との段差よりも
っと厚い厚さにポリシリコン２４′を蒸着する。
っと厚い厚さにポリシリコン２４′を蒸着する。
【００３９】図７を参照して、前記ポリシリコン層２
４′を機械化学的な研磨して平坦化する。
４′を機械化学的な研磨して平坦化する。
【００４０】このとき、前記第３の酸化膜３４を研磨中
止膜として利用する。
止膜として利用する。
【００４１】図８を参照して、前記埋立されたポリシリ
コン層２４′の一部と第３の酸化膜３４の一部を乾式蝕
刻して、ベース電極用薄膜または外成ベース領域２４を
形成する。
コン層２４′の一部と第３の酸化膜３４の一部を乾式蝕
刻して、ベース電極用薄膜または外成ベース領域２４を
形成する。
【００４２】第４工程は前記外成ベース領域２４と後述
されるベースとの電気的な接続のための接続部２５を形
成する工程である。
されるベースとの電気的な接続のための接続部２５を形
成する工程である。
【００４３】まず、前記第１の柱状構造物１０の両側壁
部位２５’の第３の酸化膜３４のみを第１の柱状構造物
１０の中間部位まで蝕刻する。
部位２５’の第３の酸化膜３４のみを第１の柱状構造物
１０の中間部位まで蝕刻する。
【００４４】続いて、図９に図示のように、前記蝕刻部
位にポリシリコンを埋立して後述のベース（厳密にいう
と、真正ベース）との電気的な接続のための接続部２５
を形成する。
位にポリシリコンを埋立して後述のベース（厳密にいう
と、真正ベース）との電気的な接続のための接続部２５
を形成する。
【００４５】第５工程は基板の全面に第４の酸化膜３６
を形成し素子を平坦化する工程である。
を形成し素子を平坦化する工程である。
【００４６】まず、基板の全面に所定の厚さの第４の酸
化膜３６を形成する（図１０参照）。
化膜３６を形成する（図１０参照）。
【００４７】続いて、図１１に図示のように、前記第４
の酸化膜３６の全面にポリシリコン３５を蒸着してか
ら、前記第４の酸化膜３６を研磨中止膜として利用した
機械化学的な研磨工程を遂行して素子を平坦化する。
の酸化膜３６の全面にポリシリコン３５を蒸着してか
ら、前記第４の酸化膜３６を研磨中止膜として利用した
機械化学的な研磨工程を遂行して素子を平坦化する。
【００４８】図１２に依拠した第６工程は前記第１の柱
状構造物１０にベース２７とエミッタ２８の領域を形成
する工程である。
状構造物１０にベース２７とエミッタ２８の領域を形成
する工程である。
【００４９】まず、前記第１の柱状構造物１０の上部に
形成された前記第４の酸化膜３６を除去する。
形成された前記第４の酸化膜３６を除去する。
【００５０】前記工程を通じて露出された第１の柱状構
造物１０にｐ型の不純物をイオン注入して柱の中間部位
に前記接続部２５と連結されることができるベース２７
の領域を形成する。
造物１０にｐ型の不純物をイオン注入して柱の中間部位
に前記接続部２５と連結されることができるベース２７
の領域を形成する。
【００５１】連続的に、ｎ型の不純物を注入して柱の表
面部位にエミッタ２８（またはコレクタ）の領域を形成
する。
面部位にエミッタ２８（またはコレクタ）の領域を形成
する。
【００５２】第７工程は図１３に図示のように、微細な
幅をもつ第１の柱状構造物１０の表面部位に形成された
エミッタ（またはコレクタ）２８との配線のための自己
整列接点の開口工程を容易に遂行することができるよう
に、前記ポリシリコン層３５を除去してから、前記エミ
ッタ２８（またはコレクタ）の上部にエミッタの幅より
広いｎ型の不純物が添加されたポリシリコン層２６を形
成する。
幅をもつ第１の柱状構造物１０の表面部位に形成された
エミッタ（またはコレクタ）２８との配線のための自己
整列接点の開口工程を容易に遂行することができるよう
に、前記ポリシリコン層３５を除去してから、前記エミ
ッタ２８（またはコレクタ）の上部にエミッタの幅より
広いｎ型の不純物が添加されたポリシリコン層２６を形
成する。
【００５３】最終的に、基板の全面に保護膜３８を形成
してから、自己整列接点の開口工程を遂行して前記外成
ベース２４、前記ポリシリコン２６および前記コレクタ
（またはエミッタ）２３の領域の一部を開口してから、
各配線電極２９を形成して製作を完了する。
してから、自己整列接点の開口工程を遂行して前記外成
ベース２４、前記ポリシリコン２６および前記コレクタ
（またはエミッタ）２３の領域の一部を開口してから、
各配線電極２９を形成して製作を完了する。
【００５４】以上の実施例を用いた説明からわかるよう
に、本発明の柱状バイポーラトランジスターによると、
次のような効果を発揮する。
に、本発明の柱状バイポーラトランジスターによると、
次のような効果を発揮する。
【００５５】一番目に、ベースの面積を減らし、活性領
域を垂直的に自己整列させてベースとコレクタおよびベ
ースとエミッタとの間の寄生接合容量を減少させるとと
もに集積度を向上させることができる。
域を垂直的に自己整列させてベースとコレクタおよびベ
ースとエミッタとの間の寄生接合容量を減少させるとと
もに集積度を向上させることができる。
【００５６】二番目に、両方向の動作特性が殆んど対等
のトランジスターを具現することができる。
のトランジスターを具現することができる。
【００５７】三番目に、優秀な両方向の動作特性と小さ
い寄生容量によって低電力の回路設計が容易である。
い寄生容量によって低電力の回路設計が容易である。
【００５８】四番目に、表面の平坦度が優秀であるの
で、多層配線工程が容易であり、工程の均一性を確保し
て生産性を高めることができる。
で、多層配線工程が容易であり、工程の均一性を確保し
て生産性を高めることができる。
【００５９】特に、柱状に形成されたベース領域と電気
的に接続される外成ベース領域の形成工程および電極配
線のための自己整列接点の開口形成工程が容易である。
的に接続される外成ベース領域の形成工程および電極配
線のための自己整列接点の開口形成工程が容易である。
【００６０】
【発明の効果】本発明によれば、両方向の動作特性が対
等であり、ベースとコレクタ、およびベースとエミッタ
との間の寄生接合容量を最小化することができる柱状バ
イポーラトランジスターを提供することが可能となる。
等であり、ベースとコレクタ、およびベースとエミッタ
との間の寄生接合容量を最小化することができる柱状バ
イポーラトランジスターを提供することが可能となる。
【００６１】さらに、本発明によれば、製造工程を単純
化した、特に柱状に形成されたベース領域と電気的に接
続される外成ベース領域の形成工程および電極配線のた
めの自己整列接点の開口形成工程が容易な柱状バイポー
ラトランジスターを製造する方法を提供することが可能
となる。
化した、特に柱状に形成されたベース領域と電気的に接
続される外成ベース領域の形成工程および電極配線のた
めの自己整列接点の開口形成工程が容易な柱状バイポー
ラトランジスターを製造する方法を提供することが可能
となる。
【００６２】
【図１】従来の技術によって製作されたバイポーラトラ
ンジスターの断面図。
ンジスターの断面図。
【図２】従来の壁面ベースの接触法によって製作された
バイポーラトランジスターの断面図。
バイポーラトランジスターの断面図。
【図３】本発明による柱状バイポーラトランジスターの
構造を図示の断面図。
構造を図示の断面図。
【図４】図３のトランジスターを製作するための方法の
段階別工程を示している工程断面図。
段階別工程を示している工程断面図。
【図５】図３のトランジスターを製作するための方法の
段階別工程を示している工程断面図。
段階別工程を示している工程断面図。
【図６】図３のトランジスターを製作するための方法の
段階別工程を示している工程断面図。
段階別工程を示している工程断面図。
【図７】図３のトランジスターを製作するための方法の
段階別工程を示している工程断面図。
段階別工程を示している工程断面図。
【図８】図３のトランジスターを製作するための方法の
段階別工程を示している工程断面図。
段階別工程を示している工程断面図。
【図９】図３のトランジスターを製作するための方法の
段階別工程を示している工程断面図。
段階別工程を示している工程断面図。
【図１０】図３のトランジスターを製作するための方法
の段階別工程を示している工程断面図。
の段階別工程を示している工程断面図。
【図１１】図３のトランジスターを製作するための方法
の段階別工程を示している工程断面図。
の段階別工程を示している工程断面図。
【図１２】図３のトランジスターを製作するための方法
の段階別工程を示している工程断面図。
の段階別工程を示している工程断面図。
【図１３】図３のトランジスターを製作するための方法
の段階別工程を示している工程断面図。
の段階別工程を示している工程断面図。
【図１４】図３のトランジスターを製作するための方法
の段階別工程を示している工程断面図。
の段階別工程を示している工程断面図。
２１…半導体基板、２３…コレクタ（またはエミッ
タ）、２４…外成ベース領域、２５…接続部、２６…導
電性薄膜、２７…ベース領域、２８…エミッタ（または
コレクタ）、２９…電極、３４…酸化膜、３７…保護
膜。
タ）、２４…外成ベース領域、２５…接続部、２６…導
電性薄膜、２７…ベース領域、２８…エミッタ（または
コレクタ）、２９…電極、３４…酸化膜、３７…保護
膜。
Claims (8)
- 【請求項１】バイポーラトランジスターの製造方法にお
いて、 （ａ）第１の導電型のシリコン基板に少なくとも２個以
上の柱状構造物を形成するために当該基板をトレンチ蝕
刻して第１および第２の柱状構造物を形成する工程； （ｂ）前記第１の柱状構造物の下端の周辺領域と第２の
柱状構造物の凡ての領域を包含する上記シリコン基板の
所定の領域に第２の導電型の高濃度不純物をイオン注入
してコレクタ（またはエミッタ）領域を形成する工程； （ｃ）上記基板の全面に酸化膜を形成してから、前記ト
レンチを充分に被覆することができる程度の厚さをもつ
ポリシリコン層を塗布して平坦化する工程； （ｄ）前記平坦化されたポリシリコン層および前記酸化
膜の一部を蝕刻してトレンチの内部に前記酸化膜によっ
て囲まれた外成ベース領域を形成する工程； （ｅ）前記露出された前記第１の柱状構造物の側壁部位
の前記酸化膜を所定の深さに蝕刻し、この蝕刻部位にポ
リシリコンを埋立して接続部を形成する工程； （ｆ）上記基板の全面に第２の酸化膜とポリシリコンを
蒸着してから、当該第２の酸化膜を研磨中止膜として利
用して基板を平坦化する工程； （ｇ）前記第１の柱状構造物の上部の前記第２の酸化膜
を除去して前記第１の柱状構造物を露出させる工程； （ｈ）前記露出された第１の柱状構造物に前記第１の導
電型の不純物をイオン注入して前記接続部と連結される
ベースの領域を形成して、連続に前記第２の導電型の不
純物を注入して当該柱の表面部位にエミッタ（またはコ
レクタ）の領域を形成する工程； （ｉ）前記エミッタ（またはコレクタ）の上部に電極配
線を容易にすることができるようにエミッタの幅より広
い前記第２の導電型の不純物が添加したポリシリコン層
を形成する工程；および （ｊ）上記基板の全面に保護膜を形成して、自己整列接
点の開口工程を遂行して電極を配線する工程を有するこ
とを特徴とする柱状バイポーラトランジスターの製造方
法。 - 【請求項２】請求項１において、 前記（ａ）の工程のトレンチ蝕刻工程では、酸化膜パタ
ンと露出された基板との蝕刻比の差異を利用することを
特徴とする柱状バイポーラトランジスターの製造方法。 - 【請求項３】請求項１において、 前記（ｂ）の工程のイオン注入では、酸化膜パタンと露
出されたシリコン基板との不純物拡散比の差異を利用し
て遂行されることを特徴とする柱状パイポーラトランジ
スターの製造方法。 - 【請求項４】請求項１において、 前記（ｃ）の工程の平坦化工程では、前記酸化膜とポリ
シリコンとの研磨速度差異を利用した機械化学的な研磨
方法によって遂行されることを特徴とする柱状バイポー
ラトランジスターの製造方法。 - 【請求項５】断面構造における３個以上のトレンチ領域
と、このトレンチ領域との間に突出された第１および第
２の柱状構造物とを具備した第１の導電型の半導体基
板； 前記基板の第１の柱状構造物の下端の周辺領域と第２の
柱状構造物の凡ての領域を包含する第２の導電型の高濃
度コレクタ（またはエミッタ）の領域； 前記トレンチの内部に埋立された外成ベース領域； 前記外成ベース領域と前記半導体基板との間に介在し、
前記第１の柱状構造物の周囲を囲むように形成された、
上下２つの部分からなる酸化膜； 前記第１の柱状構造物の中央部位に形成された前記第１
の導電型のベース領域； 前記第１の柱状構造物の側面と前記外成ベース領域との
間に位置する前記酸化膜を構成する上下２つの部分の間
に間隙を形成するように、前記酸化膜の下方部分の上端
部を所定の深さに触刻し、該触刻した部位にポリシリコ
ンを埋立することで、前記ベース領域と前記外成ベース
領域とを小さな面積により接続することが可能であるよ
うに当該間隙領域に形成された接続部； 前記第１の柱状構造物の表面部位に形成された前記第２
の導電型のエミッタ（またはコレクタ）の領域；および 前記外成ベース領域、前記エミッタ（またはコレクタ）
の領域、および前記コレクタ（またはエミッタ）の領域
の一部にそれぞれ配線されたベース電極、エミッタ電
極、およびコレクタ電極を有することを特徴とする柱状
バイポーラトランジスター。 - 【請求項６】請求項５において、 前記エミッタ（またはコレクタ）の上部に、前記エミッ
タ電極との配線のためのコンタクトホールの形成を容易
にすることができるように、前記エミッタの幅より広い
幅をもつ導電性薄膜をさらに有することを特徴とする柱
状バイポーラトランジスター。 - 【請求項７】請求項６において、 前記導電性薄膜は、前記第２の導電型の不純物が添加さ
れたポリシリコンから構成されたことを特徴とする柱状
バイポーラトランジスター。 - 【請求項８】請求項５において、 前記トレンチを満たす外成ベース物質は、多結晶シリコ
ンから構成されたことを特徴とする柱状バイポーラトラ
ンジスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316866A JP2731811B2 (ja) | 1994-12-20 | 1994-12-20 | 柱状バイポーラトランジスターおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316866A JP2731811B2 (ja) | 1994-12-20 | 1994-12-20 | 柱状バイポーラトランジスターおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186123A JPH08186123A (ja) | 1996-07-16 |
| JP2731811B2 true JP2731811B2 (ja) | 1998-03-25 |
Family
ID=18081792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316866A Expired - Fee Related JP2731811B2 (ja) | 1994-12-20 | 1994-12-20 | 柱状バイポーラトランジスターおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2731811B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011166089A (ja) | 2010-02-15 | 2011-08-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US10566447B2 (en) | 2017-11-20 | 2020-02-18 | International Business Machines Corporation | Single column compound semiconductor bipolar junction transistor with all-around base |
| US10332972B2 (en) | 2017-11-20 | 2019-06-25 | International Business Machines Corporation | Single column compound semiconductor bipolar junction transistor fabricated on III-V compound semiconductor surface |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369839A (ja) * | 1991-06-18 | 1992-12-22 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH06314696A (ja) * | 1993-04-28 | 1994-11-08 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1994
- 1994-12-20 JP JP6316866A patent/JP2731811B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08186123A (ja) | 1996-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6121102A (en) | Method of electrical connection through an isolation trench to form trench-isolated bipolar devices | |
| JPS6286760A (ja) | 多結晶側壁を有するトランジスタ及びその製法 | |
| JP2011238955A (ja) | バイポーラトランジスタ | |
| US5970356A (en) | Method for fabricating a bipolar transistor | |
| JP3258123B2 (ja) | 半導体装置 | |
| JP2002533924A (ja) | 半導体部材とその製造方法 | |
| JP2731811B2 (ja) | 柱状バイポーラトランジスターおよびその製造方法 | |
| US5574306A (en) | Lateral bipolar transistor and FET | |
| JP3923620B2 (ja) | 半導体基板の製造方法 | |
| JP2914117B2 (ja) | 半導体装置の製造方法 | |
| JP3242000B2 (ja) | 自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法 | |
| JPH09186170A (ja) | バイポーラトランジスターの製造方法 | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JP3688756B2 (ja) | 半導体装置およびその製造方法 | |
| JP3361110B2 (ja) | Ｃｍｏｓ構造を製作する方法 | |
| KR100212157B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| KR0149130B1 (ko) | 기둥형 바이폴라 트랜지스터 및 그의 제조방법 | |
| KR100270332B1 (ko) | 실리콘게르마늄 쌍극자 트랜지스터 제조방법 | |
| JP2924764B2 (ja) | 半導体装置およびその製造方法 | |
| JP3134830B2 (ja) | 半導体装置の製造方法 | |
| KR100361697B1 (ko) | 이종접합 바이폴라 소자 및 그 제조방법 | |
| JPS6295871A (ja) | 半導体装置の製造方法 | |
| JPS62298132A (ja) | 半導体装置の製造方法 | |
| JPH06291132A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP2002368002A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971104 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101226 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101226 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |