JPS6095969A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、高周波化、高密度化および低消費電力化を
図ることが可能な半導体集積回路の製造方法に関するも
のである。

従来例の構成とその問題点 ゛半導体集積回路内に作り込まれるバイポーラトランジ
スタの高周波化を図るにあたり、トランジスタ素子のサ
イズをできるだけ小さくするとともに、酸化膜分離法お
よびベース領域の周囲を多結晶層で包囲する方法を採用
することにより、ｐｎ接合面積を小さくして接合容量を
下げる対策が講じられている。

第１図は、この方法で形成されたトランジスタの構造例
を示す断面図であり、この構造は、Ｐ形相結晶シリコン
基板１に埋め込み層２を形成し、その後、ｎ形シリコン
層をエピタキシャル成長させ、さらに、ｎ形埋め込み層
２の上部に位置する部分を除く残余のｎ形エピタキシャ
ル層部分を所定の深さまで蝕刻した後、コレクタ領域と
なるｎ形エピタキシャル層部分３を除いてｎ形エピタキ
シャル層を酸化膜４に変換し、このエピタキシャル層部
分３の周囲にペース電極となる多結晶シリコン層６ｆ：
成長させ、その後、多結晶シリコン層６の表面を酸化さ
せて酸化シリコン膜６を形成し、次いでｎ形エピタキシ
ャル層中にベース領域７とエミッタ領域８を形成し、最
後にコンタクト窓をあけて、各領域に電極９′ｆ：形成
する過程を経ることによって実現される。

ところで、この製造方法では、ベース領域７とペース電
極となる多結晶シリコン層５が、別々に形成されるため
、両者の界面（接続部）に結晶欠陥や薄い酸化シリコン
膜が形成され易く、界面が結晶的にも電気的にも不安定
となること、あるいは、製造方法が複雑であることなど
の不都合がもたらされる。

また、コレクタ電極の取り出しがＰ形相結晶シリコン基
板１内に埋め込ｔｆ′１１コレクタ領域３の下部から横
方向に延びるｎ形埋め込み層部分からなされるため、ｎ
形埋め込み層の面積が大きく、ｎ形埋め込み層２とＰ形
相結晶シリコン基板１の間のｐｎ接合面積が大きくなり
、その間の容量（以後基板容量と記載する）が増加して
高周波特性を十分に高めることができなくなるなどの不
都合もあった。

発明の目的 本発明は、上記の不都合をことごとく排除することがで
きる半導体集積回路、すなわちペース電極となる多結晶
シリコン層と、ベース領域となる単結晶シリコン層の界
面を結晶的にも電気的にも安定化することができ、また
、埋め込み層と単結晶半導体基板間の接合面積を小さく
して、高周波特性を改善することができる半導体集積回
路の製造方法を提供するものである。

発明の構成 本発明の半導体集積回路の製造方法は、一部分に逆導電
形の埋め込み層が形成された一導電形の半導体基板上に
、これとは逆導電形の半導体層を成長させ、前記埋め込
み層の上には単結晶層を、これに隣接する両側に、絶縁
層を介して第１多結晶層と第２多結晶層を形成する工程
、前記第１多結晶層中に、これと同一の導電形の不純物
を、前記第２多結晶層中にこれとは逆導電形の不純物を
ドープする工程、前記半導体層を選択的に酸化し、コレ
クタ電極となる第１多結晶層とコレクタ領域となる単結
晶層およびペース電極となる第２多結晶層とが連繋した
島領域を形成する工程、前記単結晶層および第２多結晶
層中に、単結晶層とは逆導電形の不純物をイオン注入し
てベース領域を形成する工程、前記ペース領域中にこれ
とは逆導電形のエミッタ領域全形成する工程、前記第１
多結晶層、第２多結晶層およびエミッタ領域に電極を形
成する工程を経て半導体基板内にバイポーラトランジス
タの作シ込みを行うものである、この方法によれば、ペ
ース電極およびコレクタ電極がトランジスタ部分と同時
に形成され、しかもトランジスタ部分に隣接配置された
多結晶の半導体層となるため、ペースとコレクタ間のｐ
ｎ接合面積およびコレクタと半導体基板間のｐｎ接合面
積が小さくなり、高周波特性が改善される。

実施例の説明 以下に本発明にかかる半導体集積回路の製造方法の一実
施例を図面とともに説明する。

まず、Ｐ形相結ムシリコン基板１の上に厚さが０．３〜
２μｍの酸化シリコンＩ漢１０　を形成し、これをマス
クにしてアンチモン（ｓｂ）あるいは砒素（Ａｓ）’に
スピンオン法やイオン注入法あるいはカプセル法により
選択的にドープしてｎ形埋め込み層２を形成する（第２
図）。

次いで、酸化シリコン膜１ｏｔ−全て除去したのち、新
たに、厚さが２００〜５００人の酸化シリコン膜１１と
厚さが２００〜１ｏｏＯ人の窒化シリコン膜１２を積層
配置し、フォトレジスト工程を経て、９ベース電極とコ
レン、り電極を形成するべき部分上にのみ積層膜を残し
、他をエツチングして除去する（第３図）。

以上の処理を経たＰ形相結晶シリコン基板１の表面全域
に比抵抗が１〜２Ω国のｎ形シリコン層を０．５〜２μ
ｍの厚さに成長させる。この成長工程でＰ形相結晶シリ
コン基板１上には単結晶シリコン層１３が、一方窒化シ
リコン膜１２の上にはコレクタ電極となる多結晶シリコ
ン層１４とぺ一ングを行い、さらに、表面の全域に厚さ
が０．３〜２μｍの酸化シリコン膜１６を形成し、コレ
クタ電極となるｎ形番結晶シリコン層１４の上の部分の
み除去し、露出させたｎ形番結晶シリコン層１４の中へ
、熱拡散法あるいはイオン注入法によってリン（Ｐ）全
ドープする。この時の熱処理は酸化性雰囲気中で行なう
（第４図）。

次に、ベース電極となるｎ形番結晶シリコン層１６の上
の酸化シリコン膜のみ除去し、露出させたｎ形番結晶シ
リコン層１５の中へ熱拡散あるいはイオン注入によって
ボロン（Ｂ）を高濃度にドープし、ｎ形であった多結晶
シリコン層１５を、Ｐ形に変換する（第６図）。

酸化シリコン膜１６を全て除去した後、表面上に、厚さ
が１００〜３００人の酸化シリコン膜１７と厚さがＳＯ
Ｏ〜１５００人の窒化シリコン膜１８を順次形成し、ト
ランジスタのコレクタ領域となるｎ形相結晶シリコン層
部分１３１と、これに隣接し、コレクタ電極となるｎ形
番結晶シリコン層１４およびペース電極となるＰ形番結
晶シリコン層１６の上にのみ酸化シリコン膜１７と窒化
シリコン膜１８を残して他を除去し、さらに露出させた
ｎ形相結晶シリコン層１３を厚みが半分程度になるまで
エツチングする。そしてチャンネルストッパ用のボロン
＠）をイオン注入する（第６図）。

こののち、高圧酸化炉等で酸化処理し、窒化シリコン膜
１８で覆われていないｎ形相結晶シリコン層部分を選択
的に、しかも、所定の深さまで酸化させ、酸化シリコン
膜４を形成するとともに、さらに、ｎ形相結晶シリコン
層１３１とこれに隣接するｎ形番結晶シリコン層１４の
一部分を所定の深さまで選択的にエツチングして凹所１
４１を形成する（第７図）。

こののち、高圧酸化炉等で、再度酸化処理をほどこし、
酸化シリコン膜４の直下に存在するｎ形相結晶シリコン
層部分を完全に酸化シリコン膜にかえるとともに、凹所
１４１の底部に露出している部分も所定の深さまで酸化
させ、酸化シリコン膜４１を形成する。この時、多結晶
シリコン層１４と１６にドープされた不純物が単結晶シ
リコン層１３１中に拡散し、ｎ形番結晶シリコン層１４
に隣接するｎ形相結晶シリコン層１４２と、Ｐ形番結晶
シリコン層１５に隣接するＰ形相結晶シリコン層１６１
が形成される。次に、酸化シリコン膜１７と窒化シリコ
ン膜１８を全て除去し、表面上に厚さが１００〜６００
人の酸化シリコン膜１９と厚さが７００〜１６００人の
窒化シリコン膜２゜を新たに形成する（第８図）。

この後、単結晶シリコン層１３１のエミッタ領域形成部
分、ｎ形番結晶シリコン層１４のコレクタコンタクト形
成部分、およびＰ形番結晶シリコン層１６のベースコン
タクト形成部分の上？ｉ［う酸化シリコン膜１９と窒化
シリコン膜２０を選択エツチングして除去する。次にエ
ミッタ領域形成部分とコレクタコンタクト形成部分のみ
を露出させて表面をレジスト膜２１でカバーし、砒素（
Ａｓ　）イオンを注入してエミッタ領域６を形成する。

なお、このイオン注入工程では、ｎ形番結晶シリコン層
１４にも砒素（Ａｓ）イオンの注入がなされるため、そ
の表面不純物濃度は、オーミック接触状態をうるに好適
な濃度まで高められる（第９図）。

次いで、レジスト膜２１を除去したのち新たにレジスト
膜２２を形成し、単結晶シリコン層１３１およびベース
電極となるＰ形番結晶シリコン層１６の上を覆うレジス
ト膜部分を除去し、ボロン（Ｂ）イオンを注入し、ベー
ス領域７を形成する。なお、このイオン注入工程では、
ｎ形番結晶シリコン層にもポロン申）イオンが注入され
るためこの表面濃度が、良好なオーミック接触状態を得
るに好適な濃度まで高められる（第１０図）。

しかる後、レジスト膜２２を除去し、エミッタ、ペース
およびコレクタ電極を形成するためコンタクト部分を露
出させ、これらの部分にシリコンを重量比で１〜２チ含
んだアルミニウム（ムｌ）を用いて電極９を形成するこ
とにより第１１図で示すように、ベース領域およびコレ
クタ領域が酸化シリコン膜と多結晶シリコン膜よりＰ形
相結晶シリコン基板と分離され、かつ埋め込み層２が、
コレクタ領域１３１直下のみに位置するトランジスタが
形成される。

以上本発明の製造方法を一例を示して説明したが、Ｐ形
相結晶シリコン基板１の上に形成する半導体層の一部を
、多結晶半導体層とするために使用した窒化シリコン膜
を酸化シリコン膜にかえることもできる。

また、多結晶シリコン層への不純物のドープを分離酸化
膜の形成前から形成後に変更することもできる。

さらに、ベース領域の側面を酸化シリコン膜で包囲する
ためにベース領域とコレクタ電極との間に酸化シリコン
膜４１を形成したが、この酸化シリコン膜が無くても特
性的に大きな変化は生じない、、また、エミッタ領域を
形成した後、ベース領域を形成したが、これとは逆に、
ベース領域を形成した後、エミッタ領域を形成すること
もできる。

発明の効果 以上のように、本発明の製造方法によれば、ベース領域
とベース電極となる多結晶シリコン層の形成が同時にな
されるため、両者の界面が結晶的にも電気的にも安定と
なること、ベース領域がベース電極となる多結晶シリコ
ン層１５と酸化シリコン膜で包囲されるため、ベース領
域とコレクタ領域のｐｎ接合面が単結晶シリコン層中だ
けとなりｐｎ接合面積が小さくなりペース容量ガ減少す
ること、さらに、コレクタ領域の側面が、酸化シリコン
層と多結晶シリコン層およびベース領域の一部で包囲さ
れ、この多結晶シリコン層がコレクタ電極となるため埋
め込み層は、コレクタ領域直下のみあればよく、その面
積を小さくすることができ、コレクタ領域とＰ形相結晶
シリコン基板内のｐｎ接合面積が従来のものより小さく
なり、基板容量か減少することなどの効果が奏され、高
周波特性が大幅に改善される。特に、エミッタ電極とコ
レクタ電極間に多数のムｌ配線を配置する必要があると
き、従来の構造のものでは、埋め込み層を横方向に大き
くのばし、コレクタ電極の位置を大きくずらさねばなら
ず、埋め込み層の面積が増加して基板容量が増する欠点
があったが、本発明では、埋め込み層の形状はそのまま
とし、コレクタ電極となる多結晶層を横方向に伸ばすこ
とによってコレクタ電極位置をずらすことができるため
、基板容量の増加をもたらす埋め込み層の面積の増加を
防ぐ効果も奏される。

【図面の簡単な説明】

第１図は従来の酸化膜分離を用い、ベース領域の周りを
多結晶シリコンで分離した断面構造図、第２図〜第１１
図は本発明の一実施例にかかるトランジスタの製造工程
の断面図である。 １°°゛°°°ｐ形単結晶シリコン基板、２・・・・・
・ｎ形埋め込み層、３・・・・・・コレクタ領域、４，
４１・・・・・・選択酸化シリコン膜、６・・・・・・
多結晶シリコン層（ベース電極）、６，１０，１１，１
６，１７．１９・・・・・・酸化シリコン膜、９・°°
・・・ｈａ−ｓｉ合金電極、１２．１Ｂ、２０°°°゛
°°♀化シリコン膜、１３°゛°°。 ｎ形相結晶シリコン層、１４°−゛°ｎ形多形番シリコ
ン層（コレクタ電極）、１５°・・・・・ｐ形番結晶シ
リコン層（ベース電極）、２１，２２°゛°°゛レジス
ト膜、１３１・・・・・・ｎ形相結晶シリコン層（コレ
クタ領域）、１４１・・・・・・凹部分、１４２・・・
・°ｎ形１１’＋結晶シリコン層、１６１・°・・・ｐ
形相結晶シリコン層・ 第１図 第９図

Claims (1)

【特許請求の範囲】
1. （１）一部分に逆導電形の埋め込み層が形成された一導
   電形の半導体基板上に、これとは逆導電形の半導体層を
   成長させ、前記埋め込み層の上に工程、前記第１多結晶
   層中に、これと同一の導電形の不純物を、前記第２多結
   晶中にこれとは逆導電形の不純物をドープする工程、前
   記半導体層を選択的に酸化し、コレクタ電極となる第１
   多結晶層とコレクタ領域となる単結晶Ｊ（至）およびベ
   ース電極となる第２多結晶層とが連繋した島領域を形成
   する工程、前記単結晶層および第２多結晶層中に、単結
   晶層とは逆導電形の不純物をイオン注入してベース領域
   を形成する工程、前記ベース領域中に、これとは逆導電
   形のエミッタ領域を形成する工程、前記第１多結晶層、
   第２多結晶層およびエミッタ領域に電極を形成する工程
   を具備することを特徴とする半導体集積回路の製造方法
   。 ＠）半導体層の成長工程が、半導体基板上への絶縁層の
   選択形成と、これにつづく気相成長処理とからなること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路の製造方法〇＠）絶縁層が、窒化シリコン膜または
   酸化シリコン膜のすくなくとも一方であることを特徴と
   する特許請求の範囲第１項に記載の半導体集積回路の製
   造方法。 ←）第１多結晶の上層部で、単結晶と隣接する部分に絶
   縁膜が埋め込まれていることを特徴とする特許請求の範
   囲第１項に記載の半導体集積回路の製造方法。