JP2540912B2 - バイポ―ラ・トランジスタ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラ・トランジスタ及びバイポーラ
・トランジスタの製造方法に関し、特に多結晶シリコン
膜を利用して自己整合的に形成されたエミッタ領域とベ
ース領域とを有するバイポーラ・トランジスタ及びバイ
ポーラ・トランジスタの製造方法に関する。

〔従来の技術〕

ベース抵抗及びその接合容量を低減して高速のトラン
ジスタの実現するには従来ベース電極の多結晶シリコン
膜を拡散源としてグラフトベースを自己整合的に形成す
る方法が知られている。

第７図は従来のこの種のバイポーラ・トランジスタの
製造方法を説明するための半導体チップの断面図であ
る。

この従来例は先ず表面にn⁺型埋込層２′を備えたシリ
コンからなるｐ型半導体下地板１′上に堆積したｎ型エ
ピタキシャル層３′を有する半導体基板のSiO₂からなる
絶縁領域５′で絶縁分離された素子形成領域に絶縁膜
５″、ｐ型の不純物を含有した多結晶シリコン膜６′及
び絶縁膜18を順次形成した後絶縁膜18に窓を開孔する。
次に絶縁膜18をマスクとして、多結晶シリコン膜６′と
絶縁膜５″とをエッチングして、より広い窓を開孔す
る。次にｐ型不純物を含有した多結晶シリコン膜６′ａ
を絶縁膜18の庇の下に形成して、多結晶シリコン膜６′
ａを拡散源として自己整合的にエピタキシャル層３′の
表面にグラフトベース領域11′を形成する。続いて、エ
ミッターベース電極分離用の絶縁膜17′を形成し、エピ
タキシャル層３′の開孔部表面にイオン注入法等によ
り、ｐ型不純物を導入してベース領域14′を形成する。
次に、多結晶シリコン15′を成長し、ｎ型不純物をイオ
ン注入法により導入して、エミッタ領域16′を形成す
る。

〔発明が解決しようとする課題〕 上述した従来のバイポーラ・トランジスタの製造方法
は、自己整合的にグラフトベース領域を形成することに
より、ベース抵抗及びコレクタ接合容量の低減が可能で
あるが、しかしグラフトベース領域11′を自己整合的に
形成するための多結晶シリコン膜６′ａが、絶縁膜18に
エッチング用に設ける開孔の外側に形成されるので、グ
ラフトベースを含むベース領域の面積がリソグラフィ技
術上可能な最小寸法の開孔よりも広くなるためベース抵
抗のより小さいベース領域を形成して接合容量の低減と
しゃ断周波数等高周波特性の向上とを図るには限界があ
る。

また、エミッタを形成すべき窓底部上に成長された多
結晶シリコンを除去する時、下地のエピタキシャル層と
の選択比を制御する必要があるという難点もある。

〔課題を解決するための手段〕

本発明の第１の発明のバイポーラ・トランジスタの製
造方法は、周囲から絶縁分離された素子形成領域表面の
第１導電型半導体層上に第１の絶縁膜、第２導電型不純
物を含有する第１の多結晶シリコン膜、耐酸化性の第２
の絶縁膜及び第３の絶縁膜を順次堆積する工程と、異方
性エッチングにより第１の窓を開孔して前記素子形成領
域表面の第１導電型半導体層の表面を露出させる工程
と、前記第１の窓の側面に前記第２の絶縁膜と同じ材質
の絶縁膜からなる第１の側壁を形成する工程と、前記第
１の窓の底面を酸化して第４の絶縁膜を形成する工程
と、前記第１の側壁並びにその近傍の前記第２の絶縁膜
を選択的に除去して前記第２の絶縁膜に浸食部を形成す
る工程と、第２導電型不純物を含有する第２の多結晶シ
リコン膜を形成して前記浸食部を埋戻し前記第１導電型
半導体層と前記第１の側壁跡で接触させたのちその接触
部から第２導電型不純物を導入してグラフトベース領域
を形成する工程と、前記第１の窓の側面に前記第２の多
結晶シリコン膜を介して第５の絶縁膜からなる第２の側
壁を形成する工程と、前記第２の多結晶シリコン膜の露
出面をエッチングして前記第２の側壁の外側に凹みを形
成する工程と、第６の絶縁膜で前記凹みを埋戻す工程
と、前記第１の窓底部から第２導電型不純物を導入して
ベース領域を形成する工程とを含むことを特徴とする。

また、本発明の第２の発明のバイポーラ・トランジス
タは、自己整合的に形成されたエミッタ領域のベース領
域とを有するバイポーラ・トランジスタにおいて、一方
の両端が多結晶シリコンの引き出し電極で終端し、他方
の両端が絶縁膜の素子分離領域で終端するベース領域を
有し、かつ一方の両端がベース引き出し電極の表面の一
部に設けられた絶縁膜によりベース引き出し電極から一
定の距離を隔て終端し、他方の両端が素子分離領域で終
端するエミット領域を有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ）〜第１図（ｉ）は本発明の第１の発明で
あるバイポーラ・トランジスタの製造方法の一実施例を
説明するための工程順に配置した半導体チップの断面図
である。

まず第１図（ａ）に示すように、シリコンからなるｐ
型半導体下地板１上のn⁺型埋込層２とその上に0.5〜1.0
μｍ堆積したｎ型エピタキシャル層３とを有する半導体
基板をSiO₂からなる絶縁領域5aとpn接合とで絶縁分離し
て素子形成領域を区画し、更にSiO₂からなる第１の絶縁
膜５及びｐ型の不純物を含有する第１の多結晶シリコン
膜６を順次堆積し素子形成領域上を含む所定領域に残す
ように選択的に多結晶シリコン膜６を除去する。次に、
第２の絶縁膜７として耐酸化性被膜である窒化シリコン
膜を第３の絶縁膜８として酸化シリコン膜を順次堆積
し、エミッタ形成領域の第３の絶縁膜８、第２の絶縁膜
７、第１の多結晶シリコン６及び第１の絶縁膜５を順次
選択的に異方性エッチングして第１の窓９を開孔する。

次に、第１図（ｂ）に示すように、第２の絶縁膜７と
同一膜、つまり窒化シリコン膜を厚さ1500〜3000Å堆積
し、反応性イオンエッチング（以下RIEと称す）より、
垂直側壁部を除いてエッチングすることにより第１の側
壁9aを形成する。このような、RIE技術は公知であり、
例えば米国特許第4,234,362号に開示されている。

次に、第１図（ｃ）に示すように、露出されたｎ型エ
ピタキシャル層３表面を1000〜2000Å酸化する。この
時、エミッタ形成領域の第１の窓９の側面は、第１の側
壁9aにより保護され、内部の第１の多結晶シリコン膜６
の酸化を防ぐ役目をしている。続いて、窒化シリコン膜
を熱リン酸によりエッチングして第１の側壁9aを除去す
る。このときその近傍の第２の絶縁膜７を2000〜3000Å
サイドエッチして浸食部11を形成する。

次に、第１図（ｄ）に示すように、第２の多結晶シリ
コン膜12を第１の側壁9aより厚く2000〜4000Å成長す
る。この第２の多結晶シリコン膜12には、ｐ型不純物が
添加されていることが、グラフトベースの形成にはより
望ましいが、それは必ずしも必須の要件ではない。第１
の多結晶シリコン層にｐ型不純物が存在しているため、
第２の多結晶シリコン膜12を経て、グラフトベース領域
13を900℃の熱処理により形成することが可能である。

次に、第１図（ｅ）に示すように、絶縁膜望ましく
は、耐酸化性被膜である窒化シリコン膜あるいはアルミ
ナ膜等を1000〜2000Å成長し、前述のRIEの側壁残し技
術を用いて、エミッタ形成領域開孔部側面に第２の側壁
14を形成する。

次に、第１図（ｆ）に示すように、露出した第２の多
結晶シリコン膜12をRIEを用いてエッチングする。エッ
チング量としては、30％〜100％オーバーエッチングを
行なうが、第２の側壁14の外側の第２の多結晶シリコン
膜12部が第２の側壁14に対して、2000〜5000Åの深さに
えぐられて凹みが形成されるようにする。その後、露出
した第２の多結晶シリコン膜12の表面を900℃の温度で
約500Åの酸化シリコン膜を成長させた凹み15を形成す
る。

その後、活性なベース領域を16をイオン注入により形
成する。

次に、第１図（ｇ）に示すように、絶縁膜、特に、第
２の側壁14と同じ窒化シリコン膜あるいはアルミナ膜等
からなる第６の絶縁膜17を減圧CVD法で段差被覆性よく
成長する。この時の膜厚は第２の多結晶シリコン膜12の
膜厚の2000〜4000Åの少なくとも1/2以上の膜厚を成長
して凹み15を埋戻す。

次に、第１図（ｈ）に示すように第６の絶縁膜17をRI
Eにより異方性エッチし、引き続いて、第４の絶縁膜10
も同様に異方性エッチし、活性なベース領域16を露出す
る。

次に、第１図（ｉ）に示すように、第３の多結晶シリ
コン膜19を成長し、例えばヒ素のイオン注入及び900℃
〜950℃の熱処理により、ヒ素を拡散し、エミッタを形
成する。その後、第３の多結晶シリコン膜19を選択的に
エッチングし、コレクタコンタクト開口20及びベースコ
ンタクト開口21等を設ける。

以下の工程は図示していないが、アルミニウム膜等に
よる電極配線形成等の通常の電極形成を行なう。

なお、第１図（ｄ）において、第２の多結晶シリコン
膜12を成長した後、熱処理を施こすことにより、グラフ
トベース13を形成するかわりに、第２の多結晶シリコン
膜12を成長後、イオン注入又は拡散によりボロンをドー
プすることにより、グラフトベース13の低抵抗化と共
に、ベース引き出し電極となる第２の多結晶シリコン膜
12の低抵抗化を実現するようにしてもよい。

第２図は本発明の第１の発明を用いたバイポーラ・ト
ランジスタの平面図である。前述した第１図（ａ）〜第
１図（ｉ）は、第２図のＡ−Ａ′断面図である。なお、
第２図のＢ−Ｂ′断面はＡ−Ａ′断面と同様の構造をし
ている。この第１の発明を用いて得られるバイポーラ・
トランジスタの構造は、第２図のエミッタ領域220、エ
ミッターベース電極分離用絶縁膜223領域下、及びベー
スコンタクト部213の領域にコレクタ接合面を有してお
り、必要最小限の面積になっており、コレクタ接合容量
は非常に小さく抑え込まれている。

一方、第１の絶縁膜５及び第１の多結晶シリコン膜の
重なり領域221は、実質的には寄生MOS容量を形成してい
る。つまり、第１図（ｉ）で示したようにｎ型エピタキ
シャル層３と、第１の多結晶シリコン膜６との間は第１
の絶縁膜５で分離されているが、この第１の絶縁膜５は
比較的薄い1000〜2000Å程度のシリコン酸化膜で構成さ
れているため、素子分離用の厚い絶縁膜に接するまで、
かなりの大きさの寄生MOS容量を形成している。

上述した第１の発明を用いて得られるバイポーラ・ト
ランジスタの構造は、コレクタ接合容量を非常に小さく
抑え込んでいる一方、前述のｎ型エピタキシャル層３
（コレクタ領域）と第１の多結晶シリコン膜６（ベース
引き出し電極）との間に寄生MOS容量が存在している。
特に、第２図で示したように、コレクタ接合の周囲を囲
むような第１の絶縁膜及び第１の多結晶シリコン膜の重
なり領域（つまり、ベース引き出し電極とコレクタ領域
の寄生MOS容量領域）を有する場合の寄生MOS容量は、素
子の大きさにもよるが、少なくとも接合容量と同程度の
大きさになっている。特に、素子の微細化を進めてコレ
クタ接合容量の低減を行なってゆくに従って、この寄生
MOS容量の占める割合が増大していくのは明らかであ
り、高速化，低電力化の大きな障害になる。

次に、本発明の第２の発明について図面を参照して説
明する。第３図は本発明の第２のバイポーラ・トランジ
スタの平面図である。第４図（ａ）および第４図（ｂ）
はそれぞれ第３図のＡ−Ａ′断面図およびＢ−Ｂ′断面
図である。

本発明の第２の発明のバイポーラ・トランジスタは、
コレクタ領域とベース引き出し電極の寄生MOS容量を大
幅に低減できるように必要最小限のコレクタ領域となお
かつ必要最小限のベース領域とから構成されるようした
ものである。すなわち、第３図の平面図におけるＡ−
Ａ′断面は第１の発明から得られるものと同じ構造であ
るが、Ｂ−Ｂ′断面は第４図（ｂ）に示されているよう
にエミッタ・ベース接合及びコレクタ・ベース接合がい
ずれも厚い絶縁膜45aの側面に終端している。これによ
り、エミッタとベースの面積の差は、ベースの引き出し
用電極部（グラフト・ベース領域）の大きさに抑え、か
つ、その引き出し部を一方向に限定し、更にコレクタと
ベース面積の差も、ベースの引き出し部と素子分離領域
とのマージン分のみに抑え、かつ一方向のみに限定する
ようにしている。

従って、エミッタの周囲にベース引き出し電極、更に
その周囲コレクタ領域を有する第１の実施例の半導体装
置とは、電極取り出し構造及びエミッターベース引き出
し電極関係が異なる。

第５図（ａ）〜第５図（ｉ）は、第２の発明のバイポ
ーラ・トランジスタの製造方法を説明するための、第３
図のＢ−Ｂ′断面を工程順に配置した半導体チップの断
面図である。

まず、第５図（ａ）に示めすように、シリコンからな
るｐ型半導体下地板51上にn⁺型押込層52とその上に0.5
〜1.0μｍ堆積したｎ型エピタキシャル層53とを有する
半導体下地板をSiO₂からなる絶縁領域55aとpn接合で絶
縁分離して素子形成領域を区画し、更にSiO₂からなる第
１の絶縁膜55及びｐ型の不純物を含有する第１の多結晶
シリコン膜56を順次堆積し、第２の絶縁膜57として耐酸
化性被膜である窒化シリコン膜を、第３の絶縁膜58とし
て酸化シリコン膜を順次堆積し、エミッタ形成領域の第
３の絶縁膜58、第２の絶縁膜57、第１の多結晶シリコン
膜56及び第１の絶縁膜55を順次選択的に異方性エッチン
グして第１の窓59を開孔する。開孔底面部には、ｎ型エ
ピタキシャル層53及びこれをとり囲む絶縁領域55aが共
に露出している。

次に、第５図（ｂ）に示すように、第２の絶縁膜57と
同一膜、つまり窒化シリコン膜を厚さ1500〜3000Å堆積
し、反応性イオンエッチング（以下RIEと称す）によ
り、垂直側壁部を除いてエッチングすることにより第１
の側壁59aを形成する。

次に、第５図（ｃ）に示すように、露出されたｎ型エ
ピタキシャル層53表面を1000〜2000Å酸化する。この
時、エミッタ形成領域の第１の窓59の側面は、第１の側
壁59aにより保護され、内部の第１の多結晶シリコン膜5
6の酸化を防ぐ役目をしている。続いて、窒化シリコン
膜を熱リン酸によりエッチングして第１の側壁59aを除
去する。この時その近傍の第２の絶縁膜57を2000〜3000
Åサイドエッチして浸食部511を形成した方がよい。

次に、第５図（ｄ）に示すように、第２の多結晶シリ
コン膜512を第１の側壁59aより厚く2000〜4000Å成長す
る。

次に、第５図（ｅ）に示すように、絶縁膜、望ましく
は、耐酸化性被膜である窒化シリコン膜あるいは、アル
ミナ膜等を1000〜2000Å成長し、前述のRIEの側壁残し
技術を用いて、エミッタ形式領域開孔部側面に第２の側
壁514を形成する。

次に、第５図（ｆ）に示すように、露出した第２の多
結晶シリコン膜512をRIEを用いてエッチングする。エッ
チング量としては、30〜100％オーバーエッチングを行
なうが、第２の側壁514の外側の第２の多結晶シリコン
膜512が第２の側壁514に対して、2000〜5000Åの深さに
えぐられて凹みが形成されるようにする。その後、露出
した第２の多結晶シリコン膜512の表面を900℃の温度
で、約500ÅのSiO₂膜にして凹み515を形成する。その
後、活性なベース領域516をイオン注入により形成す
る。

次に、第５図（ｇ）に示すように、絶縁膜、特に、第
２の側壁514と同じ窒化シリコン膜あるいはアルミナ膜
等からなる第６の絶縁膜517を減圧CVD法で段差被覆性よ
く成長する。この時の膜厚は第２の多結晶シリコン膜51
2の膜厚2000〜4000Åの少なくとも1/2以上の膜厚を成長
して凹み515を埋戻す。

次に、第５図（ｈ）に示すように第６の絶縁膜517をR
IEにより異方性エッチし、引き続いて、第４の絶縁膜51
0も同様に異方性エッチし、活性なベース領域516を露出
する。

次に、第５図（ｉ）に示すように、第３の多結晶シリ
コン膜519を成長し、例えばヒ素のイオン注入及び900℃
〜950℃の熱処理によりヒ素を拡散し、エミッタ520を形
成する。その後、第３の多結晶シリコン膜519を選択的
にエッチングする。

それ以降の工程は、コンタクト開孔及び電極形成であ
るが、通常の方法を用いて形成することが可能であるの
で図示していない。

第６図（ａ）〜第６図（ｈ）は本発明の第２の発明の
他の実施例を説明するための第３図Ｂ−Ｂ′断面を工程
順に配置した半導体チップの断面図である。特に製法上
異なるところを詳しく説明する。なお、第６図（ｉ）は
第３図のＡ−Ａ′断面のうち第６図（ｂ）に対応した断
面図である。まず、第６図（ａ）で示したように、第７
の絶縁膜64の窒化膜を1000〜2000Å成長後、多結晶シリ
コン（特にｐ型の不純物を添加したものを用いる）を成
長する。その後、素子領域の多結晶シリコンと窒化膜を
残して、素子分離領域の溝と酸化膜等の埋め戻しを行な
い平坦化を行なって、多結晶シリコン面を露出させ、そ
の表面に薄い（100〜200Å）酸化膜（図示しない）を形
成後、多結晶シリコン66,窒化膜67,酸化膜68を順次成長
する。

その後、前記各膜66,67,68を順次RIEで異方性除去
し、再び多結晶シリコンの一部を露出させる。第１の多
結晶シリコン66と下層の多結晶シリコンの選択性は、多
結晶シリコン膜上に薄い酸化膜があるので、問題ない。
次に、この多結晶シリコン膜をマスクに、絶縁領域65a
をRIEでエッチングする。その後、露出した多結晶シリ
コンを異方性エッチングして第１の窓69を開孔する。次
に、第７の絶縁膜である窒化シリコン膜64をマスクとし
て、第１の窓内の第１の絶縁膜であるSiO₂65を1000〜20
00Åエッチングし、素子形成領域であるｎ型エピタキシ
ャル層63の周辺の一部を露出させる。次に、窒化シリコ
ン膜64をマスクとして、Ｐ型の不純物をｎ型エピタキシ
ャル層63の露出部に拡散で導入し、ｐ型補償ベース624
を形成する。

次に、第６図（ｃ）で示すように、第２の絶縁膜67及
び、第７の絶縁64と同一膜、つまり窒化シリコン膜を厚
さ1500〜3000Å堆積し、RIEを用いて前述のように第１
の側壁69aを形成する。この時、第７の絶縁膜64を素子
形成領域上に残さないようにする。

以下は、第１の実施例と全く同じ工程を行なうことに
より実現される。ここでは、断面形状がやや異なるの
で、各工程毎の断面図を示しているが、説明は省略す
る。本実施例により、第６図（ｈ）で示したエミッタ形
成後の断面図は素子分離用絶縁膜65aに接するエミッタ
領域620の周りに、補償用ベース624が形成され、エミッ
ターコレクタのショートを防止する役目をしており、こ
れにより、大幅なトランジスタの歩留りの向上が計れ
る。

〔発明の効果〕

以上説明したように本発明は、リソグラフィ技術によ
って開孔した第１の窓の内側に側壁を形成することによ
ってベース領域及びエミッタ領域を共に第１の窓と自己
整合的に形成することができるので、ベース領域及びエ
ミッタ領域はリソグラフィ技術で制限されるものより面
積を小さくできバイポーラ・トランジスタの接合容量及
びベース抵抗の低減並びにしゃ断周波数等高周波特性の
向上が実現できる効果がある。

また、コレクタ領域とベース引き出し電極との間の寄
生MOS容量を大幅に低減することにより、コレクターベ
ース間容量を、極小に抑え込み、従って、トランジスタ
の高速化、低電力化を計ることが可能になった。例え
ば、同一のエミッタ領域20を有するトランジスタにおい
て、同一設計ルールを用いて形成した場合、寄生MOS容
量を構成すべき、第１の絶縁膜及び第１の多結晶シリコ
ン膜の重なり領域の面積の違いに着目すると、その面積
は約1/3に縮小される。つまり寄生MOS容量もほぼ1/3に
減ずることが可能になった。

また、寄生MOS容量と、接合部（コレクターベース）
の容量の比はほぼ１対１程度になっているので、全体の
コレクターベース間容量も、ほぼ2/3迄減小することが
可能になった。

更に、補償用ベースを付加することは、トランジスタ
の大幅な歩留り向上もさることながら、ベース抵抗の低
減にも効果があり、このことにより、ベース抵抗の増加
をもたらさずに、コレクターベース間容量の大幅な低減
を可能にすることができた。

【図面の簡単な説明】

第１図（ａ）〜第１図（ｉ）は本発明の第１の発明の一
実施例を説明するための工程順に示した半導体チップの
断面図、第２図は本発明の第１の発明を用いて製造され
るバイポーラ・トランジスタの平面図、第３図は本発明
の第２の発明のバイポーラ・トランジスタの平面図、第
４図（ａ）および第４図（ｂ）はそれぞれ第３図のＡ−
Ａ′断面図、およびＢ−Ｂ′断面図、第５図（ａ）〜第
５図（ｉ）は本発明の第２の発明の一実施例の製造方法
を説明するための工程順に示した半導体チップの断面
図、第６図（ａ）〜第６図（ｈ）は本発明の第２の発明
の他の実施例の製造方法を説明するための工程順に示し
た半導体チップの断面図、第６図（ｉ）は第６図（ｂ）
に対応した他の方向の断面図、第７図は従来例を説明す
るための半導体チップの断面図である。 1,1′,51……ｐ型半導体基板、2,2′,52……n⁺型埋込
層、3,3′,53……ｎ型エピタキシャル層、5,45……第１
の絶縁膜、５′,5a,55a,65a……絶縁領域、５′′……
絶縁膜、6,56,66……第１の多結晶シリコン膜、６′…
…多結晶シリコン膜、7,57,67……第２の絶縁膜、8,58,
68……第３の絶縁膜、9,59,69……第１の窓、9a,59a…
…第１の側壁、10,510……第４の絶縁膜、11,511……浸
食部、11′……グラフトベース領域、12,512……第２の
多結晶シリコン絶縁膜、13……グラフトベース領域、1
4,514……第２の側壁、14′……ベース領域、15,515…
…凹み、16,516……ベース領域、16′……エミッタ領
域、17,517……第６の絶縁膜、17′,18……絶縁膜、19,
419,519……第３の多結晶シリコン膜、20……コレクタ
ーコンタクト開口、21……ベースコンタクト開口、64…
…第７の絶縁膜、220,320,420,520……エミッタ領域、2
13,313,413……ベースコンタクト部（グラフトベース領
域）、221,321……第１の絶縁膜及び第１の多結晶シリ
コン膜の重なり領域、222,322……絶縁領域及び第１の
多結晶シリコン膜の重なり領域、223,323……エミッタ
ーベース電極分離用絶縁膜、614……ｐ型補償ベース。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】自己整合的に形成されたエミッタ領域とベ
   ース領域とを有するバイポーラ・トランジスタにおい
   て、一方の両端が多結晶シリコンの引き出し電極で終端
   し、他方の両端が絶縁膜の素子分離領域で終端するベー
   ス領域を有し、かつ一方の両端が該ベース引き出し電極
   の表面の一部に設けられた絶縁膜により、該ベース引出
   し電極から一定の距離を隔て終端し、他方の両端が、該
   素子分離領域で終端するエミッタ領域を有することを特
   徴とするバイポーラ・トランジスタ。
2. 【請求項２】周囲から絶縁分離された素子形成領域表面
   の第１の導電型半導体層上に第１の絶縁膜、第２導電型
   不純物を含有する第１の多結晶シリコン膜、耐酸化性の
   第２の絶縁膜及び第３の絶縁膜を順次堆積する工程と、
   異方性エッチングにより第１の窓を開孔して前記素子形
   成領域表面を露出させる工程と、前記第１の窓の側面に
   前記第２の絶縁膜と同じ材質の絶縁膜からなる第１の側
   壁を形成する工程と、前記第１の窓の底面を酸化して第
   ４の絶縁膜を形成する工程と、前記第１の側壁並びにそ
   の近傍の前記第２の絶縁膜を選択的に除去して前記第２
   の絶縁膜に浸食部を形成する工程と、第２導電型不純物
   を含有する第２の多結晶シリコン膜を形成して前記浸食
   部を埋戻し前記第１導電型半導体層と前記第１の側壁跡
   で接触させたのちその接触部から第２の導電型不純物を
   導入してグラフトベース領域を形成する工程と、前記第
   １の窓の側面に前記第２の多結晶シリコン膜を介して第
   ５の絶縁膜からなる第２の側壁を形成する工程と、前記
   第２の多結晶シリコン膜の露出面をエッチングして前記
   第２の側壁の外側に凹みを形成する工程と、第６の絶縁
   膜で前記凹みを埋戻す工程と、前記第１の窓底部から第
   ２導電型不純物を導入してベース領域を形成する工程と
   を含むことを特徴とするバイポーラ・トランジスタの製
   造方法。
3. 【請求項３】周囲から絶縁分離された素子形成領域表面
   の第１の導電型半導体層上のみに耐酸化性の第１の絶縁
   膜を有する基板上に、第２導電型不純物を含有する第１
   の多結晶シリコン膜、耐酸化性の第２の絶縁膜及び第３
   の絶縁膜を順次堆積する工程と、異方性エッチングによ
   り第１の窓を開孔して前記素子形成領域上に第１の絶縁
   膜を露出させる工程と、絶縁分離領域上の第１の窓を介
   して、絶縁分離膜の表面の一部を除去し、素子形成領域
   の側面の一部を露出する工程と、前記第１の絶縁膜を拡
   散防止膜として、素子形成領域の側面の一部露出部に第
   ２導電型不純物を導入する工程とを含むこそを特徴とす
   る特許請求の範囲第２項記載のバイポーラ・トランジス
   タの製造方法。