JPS6276927A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS6276927A JPS6276927A JP60217019A JP21701985A JPS6276927A JP S6276927 A JPS6276927 A JP S6276927A JP 60217019 A JP60217019 A JP 60217019A JP 21701985 A JP21701985 A JP 21701985A JP S6276927 A JPS6276927 A JP S6276927A
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- JP
- Japan
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- phase
- frequency
- circuit
- comparison
- output
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、位相比較動作開始時の安定な同期引込みを行
なう位相同期回路に関するものである。
なう位相同期回路に関するものである。
従来の技術
近年、ディジタル通信において時間軸圧縮されたディジ
タルデータを時間軸伸長する為に、入力のビットレート
に対してＭ／Ｎ倍のクロックを発生させる位相同期回路
が多く使用されている。
タルデータを時間軸伸長する為に、入力のビットレート
に対してＭ／Ｎ倍のクロックを発生させる位相同期回路
が多く使用されている。
以下図面を参照しながら、上述した従来の位相同期回路
の一例について説明する。第２図は従来の位相同期回路
のブロック図である。１は入力クロックをＮ分周する分
周器であり、ＦＲ２は分周器ｌの出力である比較周波数
。一方、６は電圧制御発振器で出力クロックが出力され
、２は出力クロックをＭ分周する分周器であり、ＦＶ２
は分周器２の出力である比較周波数。３は比較周波数Ｆ
Ｒ２’ＦＶ２の立上がりでの位相を比較する位相比較器
で、φ８は位相比較器において比較周波数ＦＲ２の位相
が比較周波数ＦＶ２の位相より進んでいる場合に出力さ
れる制御信号であり、φ、は位相比較器３において比較
周波数ＦＲ□の位相が比較周波数Ｆｖ□の位相より遅れ
ている場合に出力される制御信号である。４はチャージ
ポンプで、５はローパスフィルタ（以下り、 Ｐ、
Ｆという）であり、チャージポンプ４からはり、 Ｐ、
Ｆ５に制御信号φ３．φ９に基づく電荷の変動が与え
られる。■ｏはり、Ｐ、Ｆ５より電圧制御発振器６に出
力される制御電圧であり、制御電圧Ｖ。
の一例について説明する。第２図は従来の位相同期回路
のブロック図である。１は入力クロックをＮ分周する分
周器であり、ＦＲ２は分周器ｌの出力である比較周波数
。一方、６は電圧制御発振器で出力クロックが出力され
、２は出力クロックをＭ分周する分周器であり、ＦＶ２
は分周器２の出力である比較周波数。３は比較周波数Ｆ
Ｒ２’ＦＶ２の立上がりでの位相を比較する位相比較器
で、φ８は位相比較器において比較周波数ＦＲ２の位相
が比較周波数ＦＶ２の位相より進んでいる場合に出力さ
れる制御信号であり、φ、は位相比較器３において比較
周波数ＦＲ□の位相が比較周波数Ｆｖ□の位相より遅れ
ている場合に出力される制御信号である。４はチャージ
ポンプで、５はローパスフィルタ（以下り、 Ｐ、
Ｆという）であり、チャージポンプ４からはり、 Ｐ、
Ｆ５に制御信号φ３．φ９に基づく電荷の変動が与え
られる。■ｏはり、Ｐ、Ｆ５より電圧制御発振器６に出
力される制御電圧であり、制御電圧Ｖ。
で電圧制御発振器６を制御して出力クロックを入カクロ
フクに同期させる。
フクに同期させる。
以上のように構成された位相同期回路について、以下そ
の動作について説明する。第３図、第４図は同期外れ、
又は入力が一度切れた状態から再同期する同期引込み動
作のタイムチャートであり、位相比較器３の初期状態に
より両図の２種類の結果が起こりうる。なお、各図は比
較周波数ＦＲ□。
の動作について説明する。第３図、第４図は同期外れ、
又は入力が一度切れた状態から再同期する同期引込み動
作のタイムチャートであり、位相比較器３の初期状態に
より両図の２種類の結果が起こりうる。なお、各図は比
較周波数ＦＲ□。
Ｆｖ□制御信号φ８．φ、と制御電圧ｖｃについて示し
たものである。
たものである。
まず第３図は比較周波数ＦＶ２の位相を遅らせるように
位相比較器３が働いた場合を示している。
位相比較器３が働いた場合を示している。
つまり位相比較器３では比較周波数ＦＲ２＝ ＦＶ２
の各クロック波形ａ１−ｂ１．ａ −ｂ ・・・・・・
の様に各クロックの立ち上がりで位相の比較がなされる
。ａ、−ｂ、の位相関係では、比較周波数ＦＲ□が比較
周波数Ｆｖ２より位相が遅れている為、制御信号φ９が
位相比較器３より出力され制御電圧■。の電圧が下げら
れ、電圧制御発振３の出力クロックの周波数が下げられ
る。そして、ａ ２ ’＝ ｂ ２においても比較周波
数ＦＲ２が比較周波数Ｆｖ□の位相より遅れている為、
制御信号φヮが位相比較器３より出力され制御電圧■。
の各クロック波形ａ１−ｂ１．ａ −ｂ ・・・・・・
の様に各クロックの立ち上がりで位相の比較がなされる
。ａ、−ｂ、の位相関係では、比較周波数ＦＲ□が比較
周波数Ｆｖ２より位相が遅れている為、制御信号φ９が
位相比較器３より出力され制御電圧■。の電圧が下げら
れ、電圧制御発振３の出力クロックの周波数が下げられ
る。そして、ａ ２ ’＝ ｂ ２においても比較周波
数ＦＲ２が比較周波数Ｆｖ□の位相より遅れている為、
制御信号φヮが位相比較器３より出力され制御電圧■。
かさらに下げられ出力クロックの周波数が下げられ、ａ
、３−ｂ３では位相が一致し、以降同期状態で動作が行
われる。
、３−ｂ３では位相が一致し、以降同期状態で動作が行
われる。
次に第４図は比較周波数ＦＶ２の位相を進ませるように
位相比較器３が働いた場合を示している。
位相比較器３が働いた場合を示している。
つまり、位相比較器３では比較周波数ＦＲ，。
ＦＶ２のＣ１−ｄＩ％ Ｃ２−ｄ２ ””・・の様に各
クロックの立上がりで位相の比較がなされる場合を示し
ている。この場合、比較周波数ＦＲ□が比較周波数Ｆｖ
□より位相が進んでいる事になり、制御信号φ３が位相
比較器３より出力され、制御電圧Ｖ。の電圧を上げる方
向に働く。しかし、制限電圧ＶＣは上限に有る為変化せ
ず、出力クロックの周波数も変化しない。そして、ｃｎ
−ｄｎの位相関係になって比較周波数ＦＲ２より比較周
波数ＦＶ２の位相が進み、制御信号φ９が位相比較器３
より出力されて制御電圧Ｖ。が下げられる。そして、第
３図と同じような同期引込み動作が行なわれ、Ｃｎや２
−ｄｎ ＋ ２で同期状態になる。
クロックの立上がりで位相の比較がなされる場合を示し
ている。この場合、比較周波数ＦＲ□が比較周波数Ｆｖ
□より位相が進んでいる事になり、制御信号φ３が位相
比較器３より出力され、制御電圧Ｖ。の電圧を上げる方
向に働く。しかし、制限電圧ＶＣは上限に有る為変化せ
ず、出力クロックの周波数も変化しない。そして、ｃｎ
−ｄｎの位相関係になって比較周波数ＦＲ２より比較周
波数ＦＶ２の位相が進み、制御信号φ９が位相比較器３
より出力されて制御電圧Ｖ。が下げられる。そして、第
３図と同じような同期引込み動作が行なわれ、Ｃｎや２
−ｄｎ ＋ ２で同期状態になる。
発明が解決しようとする問題点
しかしながら上記のような構成では、第３図。
第４図に示したように比較周波数ＦＲ□、Ｆｖ□の初期
の位相が、ａｌ−ｂｌ 、ＣＩ−ａｏと同じであっても
、位相比較器３の動作としてＣ１−ｄｌという位相比較
がなされる場合も有る事を示している。従って、第３図
や第４図に示した動作及びその中間のものがランダムに
発生するので、平均して同期引込み時間が大きく、同期
がすみやかに行われないという問題点があった。特に、
Ｍ分周する分周器２の分周比Ｍを増大しループ内分周比
を大きくした場合、位相同期回路のループ利得が減少す
る為、同期引込み時間が増大し同期に時間がかがるると
いう問題点を有している。
の位相が、ａｌ−ｂｌ 、ＣＩ−ａｏと同じであっても
、位相比較器３の動作としてＣ１−ｄｌという位相比較
がなされる場合も有る事を示している。従って、第３図
や第４図に示した動作及びその中間のものがランダムに
発生するので、平均して同期引込み時間が大きく、同期
がすみやかに行われないという問題点があった。特に、
Ｍ分周する分周器２の分周比Ｍを増大しループ内分周比
を大きくした場合、位相同期回路のループ利得が減少す
る為、同期引込み時間が増大し同期に時間がかがるると
いう問題点を有している。
本発明は上記問題点に鑑み、ループ内分周比が大きい場
合の初期同期引込み時間を大幅に短縮できるようにした
位相同期回路を提供するものである。
合の初期同期引込み時間を大幅に短縮できるようにした
位相同期回路を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明の位相同期回路は、
入力クロックを一方の入力とする第１のＡＮＤ回路と、
前記第１のＡＮＤ回路の出力信号を分周する第１の分周
器と、電圧制御発振器の出力クロックを一方の入力とす
る第２のＡＮＤ回路と、前記第２のＡＮＤ回路の出力信
号を分周する第２の分周器と、前記第１、第２の分周器
の分周出力の位相を比較し、前記第１の分周器の分周出
力が第２の分周器の分周出力の位相より進んでいる場合
に出力される第１の制御信号と、遅れている場合に出力
される第２の制御信号とを出力する位相比較器と、前記
第１のＡＮＤ回路の他方の入力に前記位相比較器の第１
の制御信号を入力し、前記第２のＡＮＤ回路の他方の入
力に前記位相比較器の第２の制御信号を入力する構成を
備えたものである。
入力クロックを一方の入力とする第１のＡＮＤ回路と、
前記第１のＡＮＤ回路の出力信号を分周する第１の分周
器と、電圧制御発振器の出力クロックを一方の入力とす
る第２のＡＮＤ回路と、前記第２のＡＮＤ回路の出力信
号を分周する第２の分周器と、前記第１、第２の分周器
の分周出力の位相を比較し、前記第１の分周器の分周出
力が第２の分周器の分周出力の位相より進んでいる場合
に出力される第１の制御信号と、遅れている場合に出力
される第２の制御信号とを出力する位相比較器と、前記
第１のＡＮＤ回路の他方の入力に前記位相比較器の第１
の制御信号を入力し、前記第２のＡＮＤ回路の他方の入
力に前記位相比較器の第２の制御信号を入力する構成を
備えたものである。
作用
本発明は上記した構成によって、位相比較器より分周出
力の位相差に対応する期間出力される制？”ｌｌｌ （
＊号で、位相が進んでいると判断された分周出力を出力
している分周器側のＡＮＤ回路に対して、入力のクロフ
クがＡＮＤ回路より出力されないように作用し、強制的
に分周出力の位相を進んでいる分遅らせるように働き、
次の位相比較動作で同期状態に近い位相関係にする事で
、どのような位相関係にあっても安定に短時間で同期引
込みを行なえることとなる。
力の位相差に対応する期間出力される制？”ｌｌｌ （
＊号で、位相が進んでいると判断された分周出力を出力
している分周器側のＡＮＤ回路に対して、入力のクロフ
クがＡＮＤ回路より出力されないように作用し、強制的
に分周出力の位相を進んでいる分遅らせるように働き、
次の位相比較動作で同期状態に近い位相関係にする事で
、どのような位相関係にあっても安定に短時間で同期引
込みを行なえることとなる。
実施例
以下本発明の一実施例の位相同期回路について、図面を
参照しながら説明する。
参照しながら説明する。
第１図は本発明の一実施例である位相同期回路のブロッ
ク図である。第１図、第２図に使用されている共通の番
号及記号は同一のものを示している。第１図において、
７は入力クロツクを一方の入力とするＡＮＤ回路であり
、１はＡＮＤ回路７から出力される信号をＮ分周する分
周器で、ＦＲＩは分周器１から出力される比較周波数で
ある。一方、６は電圧せいぎょ発振器で出力クロ７クを
出力する。８は出力クロフクを一方の入力とするＡＮＤ
回路であり、２はＡＮＤ回路８から出力される信号をＭ
分周する分周器で、ＦＶＩは分周器２から出力される比
較周波数である。３は比較周波数ＦＲＩ、ＦＶｌの位相
を比較する位相比較器、ψ８は位相比較器３において比
較周波数ＦＲ１が比較周波数ＦＶｌより位相が進んでい
る場合に出力される制御信号であり、φ、は位相比較器
３において比較周波数ＦＲ□が比較周波数Ｆｖ＋より位
相が遅れている場合に出力される制御信号である。４は
チャージポンプで、５はり、Ｐ、Ｆであり、ｖｃは電圧
制御発振器６の発振周波数を制御する制御電圧である。
ク図である。第１図、第２図に使用されている共通の番
号及記号は同一のものを示している。第１図において、
７は入力クロツクを一方の入力とするＡＮＤ回路であり
、１はＡＮＤ回路７から出力される信号をＮ分周する分
周器で、ＦＲＩは分周器１から出力される比較周波数で
ある。一方、６は電圧せいぎょ発振器で出力クロ７クを
出力する。８は出力クロフクを一方の入力とするＡＮＤ
回路であり、２はＡＮＤ回路８から出力される信号をＭ
分周する分周器で、ＦＶＩは分周器２から出力される比
較周波数である。３は比較周波数ＦＲＩ、ＦＶｌの位相
を比較する位相比較器、ψ８は位相比較器３において比
較周波数ＦＲ１が比較周波数ＦＶｌより位相が進んでい
る場合に出力される制御信号であり、φ、は位相比較器
３において比較周波数ＦＲ□が比較周波数Ｆｖ＋より位
相が遅れている場合に出力される制御信号である。４は
チャージポンプで、５はり、Ｐ、Ｆであり、ｖｃは電圧
制御発振器６の発振周波数を制御する制御電圧である。
チャージポンプ４は制御信号φ３が入力されるとり、
Ｐ、 Ｆ５に電荷を送出して制′４１ｇ電圧ＶＣを上げ
るように動作し、電圧制御発振器６の発振周波数を高く
する方向に働き、チャージポンプ４は制御信号φ９が入
力されるとり、Ｐ、Ｆ５から電荷を吸収して制御電圧Ｖ
。を下げるように動作し、電圧制御発振器６の発振周波
数を低くする方向に働く。
Ｐ、 Ｆ５に電荷を送出して制′４１ｇ電圧ＶＣを上げ
るように動作し、電圧制御発振器６の発振周波数を高く
する方向に働き、チャージポンプ４は制御信号φ９が入
力されるとり、Ｐ、Ｆ５から電荷を吸収して制御電圧Ｖ
。を下げるように動作し、電圧制御発振器６の発振周波
数を低くする方向に働く。
但し、制御電圧Ｖ。の動作と電圧制御発振器６の発振周
波数の関係は、電圧制御発振器６の極性により異なる場
合もある。
波数の関係は、電圧制御発振器６の極性により異なる場
合もある。
以上のように構成された位相同期回路について、第５図
を用いてその動作を説明する。第５図は、同期外れ又は
入力断から再同期する同期引込み動作のタイムチャート
を、比較周波数ＦＲ１゜Ｆ、１、制御信号φ３．φ９と
制御電圧ｖｃについて示したものである。
を用いてその動作を説明する。第５図は、同期外れ又は
入力断から再同期する同期引込み動作のタイムチャート
を、比較周波数ＦＲ１゜Ｆ、１、制御信号φ３．φ９と
制御電圧ｖｃについて示したものである。
第５図は比較周波数ＦＶｌの位相を進ませるように位相
比較器３が働（場合を示している。これは、比較周波数
ＦＲ１，Ｆｖ□のｅｌ−ｆｌという位相で位相比較器３
が位相比較を行なう為である。この時ｅ１の立上りで制
御信号φ３は立下がり、「１の立上りで制御信号φ□は
立上る。つまり、比較周波数ＦＲ０が比較周波数ＦＶｌ
に対し制御信号φ３がローレベル（以下”Ｌ”と略す）
の期間分だけ位相が進んでいる事になる。従って、制御
信号φ。が”Ｌ”の期間入力クロツクを分周器ｌに入力
する事をＡＮＤ回路７と制御信号φ３で禁止する事によ
り、比較周波数ＦＲ□の位相を等価的に遅らせてｅ２の
位置にする。これにより位相比較はｅ２−ｒ２で行なわ
れ、同期状態に近い状態に近づけた事になる。そして、
ｅ４−ｒ。
比較器３が働（場合を示している。これは、比較周波数
ＦＲ１，Ｆｖ□のｅｌ−ｆｌという位相で位相比較器３
が位相比較を行なう為である。この時ｅ１の立上りで制
御信号φ３は立下がり、「１の立上りで制御信号φ□は
立上る。つまり、比較周波数ＦＲ０が比較周波数ＦＶｌ
に対し制御信号φ３がローレベル（以下”Ｌ”と略す）
の期間分だけ位相が進んでいる事になる。従って、制御
信号φ。が”Ｌ”の期間入力クロツクを分周器ｌに入力
する事をＡＮＤ回路７と制御信号φ３で禁止する事によ
り、比較周波数ＦＲ□の位相を等価的に遅らせてｅ２の
位置にする。これにより位相比較はｅ２−ｒ２で行なわ
れ、同期状態に近い状態に近づけた事になる。そして、
ｅ４−ｒ。
で入力クロックと出力クロ７クが同期する。
又、比較周波数ＦＶｌの位相を遅らせるように位相比較
器３が働く場合は、第３図に示したタイムチャートの比
較周波数ＦＲ□”Ｖ２’制御信号φ３．φ９、制御電圧
ｖ０と同じ動作となる。
器３が働く場合は、第３図に示したタイムチャートの比
較周波数ＦＲ□”Ｖ２’制御信号φ３．φ９、制御電圧
ｖ０と同じ動作となる。
この様にして、強制的に進んでいる方の比較周波数の位
相を進んでいる分だけ遅らせる処理をする事により、同
期状態に近い状態に最悪でも比較周波数の２クロック分
で近づける事ができる。
相を進んでいる分だけ遅らせる処理をする事により、同
期状態に近い状態に最悪でも比較周波数の２クロック分
で近づける事ができる。
発明の効果
以上のように本発明は、位相比較器より出力される制御
信号に基づき、位相が進んでいる比較周波数の位相を強
制的に遅らせるものである。これは、比較周波数を出力
している分周器の入力であるクロックに対し、制御信号
とクロックの論理積をとるＡＮＤ回路を設けて、進んで
いる比較周波数を出力している分周器に入力されるクロ
ックの数を制御するものである。
信号に基づき、位相が進んでいる比較周波数の位相を強
制的に遅らせるものである。これは、比較周波数を出力
している分周器の入力であるクロックに対し、制御信号
とクロックの論理積をとるＡＮＤ回路を設けて、進んで
いる比較周波数を出力している分周器に入力されるクロ
ックの数を制御するものである。
これにより、同期が外れた場合も、ループ内分周比が大
きくループ利得が小さい場合も、位相が進んでいる比較
周波数の位相を強制的に遅らせるという事と、電圧制御
発振器の発振周波数を制御するという２つの動作で極め
て短かい時間で同期を確立する事ができ、しかも、ＡＮ
Ｄ回路２個だけの追加という非常に簡単な回路構成で実
現できる。
きくループ利得が小さい場合も、位相が進んでいる比較
周波数の位相を強制的に遅らせるという事と、電圧制御
発振器の発振周波数を制御するという２つの動作で極め
て短かい時間で同期を確立する事ができ、しかも、ＡＮ
Ｄ回路２個だけの追加という非常に簡単な回路構成で実
現できる。
第１図は本発明の実施例における位相同期回路のブロッ
ク図、第２図は従来の位相同期回路のブロック図、第３
図、第４図は従来の位相同期回路の動作を示すタイムチ
ャート、第５図は本発明の位相同期回路の動作を示すタ
イムチャートである。 １．２・・・・・・分周器、３・・・・・・位相比較器
、６・・・・・・電圧制御発振器、７．８・・・・・・
ＡＮＤ回路、ＦＲ□、ＦＲ□、ＦＶＩＦＶ２・・・・・
・比較周波数、φ３．φ、・・・・・・制御信号５ Ｖ
ｏ・・・・・・制御電圧。 代理人の氏名 弁理士 中尾敏男 はが１名４４１； 口 ぺ や に 区 犬さ 〉 口 へ ぐ 区 Ｋ 第３図 Ｈ−一一一一一÷ １ｇＪ 期 ８ ζ ｔ、： 甚 ≦
ク図、第２図は従来の位相同期回路のブロック図、第３
図、第４図は従来の位相同期回路の動作を示すタイムチ
ャート、第５図は本発明の位相同期回路の動作を示すタ
イムチャートである。 １．２・・・・・・分周器、３・・・・・・位相比較器
、６・・・・・・電圧制御発振器、７．８・・・・・・
ＡＮＤ回路、ＦＲ□、ＦＲ□、ＦＶＩＦＶ２・・・・・
・比較周波数、φ３．φ、・・・・・・制御信号５ Ｖ
ｏ・・・・・・制御電圧。 代理人の氏名 弁理士 中尾敏男 はが１名４４１； 口 ぺ や に 区 犬さ 〉 口 へ ぐ 区 Ｋ 第３図 Ｈ−一一一一一÷ １ｇＪ 期 ８ ζ ｔ、： 甚 ≦
Claims (1)
- 入力クロックを一方の入力とする第１のＡＮＤ回路と、
前記第１のＡＮＤ回路の出力信号を分周する第１の分周
器と、電圧制御発振器の出力クロックを一方の入力とす
る第２のＡＮＤ回路と、前記第２のＡＮＤ回路の出力信
号を分周する第２の分周器と、前記第１、第２の分周器
の分周出力の位相を比較し、前記第１の分周器の分周出
力の位相が前記第２の分周器の分周出力の位相より進ん
でいる場合に出力される第１の制御信号と、前記第１の
分周器の分周出力の位相が前記第２の分周器の分周出力
の位相より遅れている場合に出力される第２の制御信号
とを出力する位相比較器と、前記第１のＡＮＤ回路の他
方の入力に前記位相比較器の第１の制御信号を入力し、
前記第２のＡＮＤ回路の他方の入力に前記位相比較器の
第２の制御信号を入力することを特徴とする位相同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217019A JPH0681045B2 (ja) | 1985-09-30 | 1985-09-30 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217019A JPH0681045B2 (ja) | 1985-09-30 | 1985-09-30 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276927A true JPS6276927A (ja) | 1987-04-09 |
| JPH0681045B2 JPH0681045B2 (ja) | 1994-10-12 |
Family
ID=16697552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217019A Expired - Lifetime JPH0681045B2 (ja) | 1985-09-30 | 1985-09-30 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681045B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2254207A (en) * | 1991-01-28 | 1992-09-30 | Silicon Systems Inc | Zero phase restart compensation for vco |
-
1985
- 1985-09-30 JP JP60217019A patent/JPH0681045B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2254207A (en) * | 1991-01-28 | 1992-09-30 | Silicon Systems Inc | Zero phase restart compensation for vco |
| GB2254207B (en) * | 1991-01-28 | 1995-01-11 | Silicon Systems Inc | Zero phase restart compensation for VCO |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681045B2 (ja) | 1994-10-12 |
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