JPH01136417A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタル機器のクロック再生などに用いら
れる位相同期回路に関する。

〔従来の技術〕

従来、デジタル信号の送受信装置、記録再生装置などに
おいては、たとえば受信時、記録時に、伝送入力された
データのパルス列信号に含まれたクロック成分を抽出す
るとともに、そのクロック成分に同期したクロックパル
スを形成し、該クロックパルスにもとづいて受信、記録
などの処理を行なう必要がある。

そのため、この種装置にはＰＬＬ回路とも呼ばれる位相
同期回路が設けられ、該位相同期回路により、入力信号
と内部形成した信号との位相比較にもとづき、入力信号
に同期した前記クロックパルスを形成している。

そして、この種位相同期回路は、従来、電圧側ａ発振ｉ
　、ループフィルタ（アナログローパスフィルタ）、ア
ナログ位相比較器などを用いてアナログ的に処理を行な
っているが、この場合、制御ループの帯域幅、中心周波
数の変更（調整）が容易に行なえず、また、電圧制御発
振器、ローパスフィルタを用いるので、温度変化、電源
電圧の変動の影響を受は易く、種々の不都合が生じる。

そこで、前記電圧制御発振器、ローパスフィルタ、位相
比較器などを用いる代わりに、発振周波数が固定された
発振器１分周器、カウンタなどを用いてデジタル的に処
理を行なうデジタル型の位相同期回路が提案されている
。

ところで、デジタ／１／型の位相同期回路は、たとえば
、電子通信学会誌（７８／　１２Ｖｏｌ　５６−ＡＮｏ
　１２　）の「二値量子化全ディジタル位相同期系」に
記載されているように、基本的に、入力信号（パルス列
信号）と出力信号（パルス列信号）との位相差を進み、
遅れに２値量子化して検出するとともに、検出結果を可
逆計数して積分し、積分値が正、負の設定値に達する毎
に発振器の発振パルスにパルス挿入またはパルス削除の
補正を施し、発振パルスを分周して形成された出力信号
を入力信号に同期させる。

そして、前記電子通信学会誌などに記載されている従来
のデジタル型の位相同期回路は、はぼ第８図に示すよう
に構成され、入力端子＋１１に伝送入力されたパ〃ス列
の入力信号、すなわちクロック成分にもとづき平均周期
Ｔｉで２値変化する方形波パルス列の入力信号が位相比
較ブロック（２ａ）の２値位相比較器（３）に入力され
、比較器（３）によシ、入力信号と後述の分周回路から
出力された方形波パルス列の出力信号、すなわち出力ク
ロックパルスとが２値位相比較され、比較器（３１から
可逆カウンタ（４１のカウンタ部１５１に、進み、遅れ
の判別信号８１゜ｂ＋が出力される。

すなわち、入力信号より出力クロックパルスが先に立上
がれば進みの判別信号ａ１がカウンタ（４）に出力され
、逆に、出力クロックパルスが遅れて立上がれば遅れの
判別信号ｂ＋がカウンタ部Ｃ５１に出力される。

そして、カウンタ部（５）はリセット毎に規定の初期値
Ｎが設定されるとともに判別信号ａ＋、ｂｔをｑ逆計数
し、判別信号ａｔの入力によって１を加算計数し、判別
信号ｈｌの入力によって１を減数計数する。

さらに、カウンタ部（５）の計数信号が計数値判定部（
６１に入力され、カウンタ部ｒ５）が増、減方向にＮを
計数し、計数値信号が２Ｎ、０それぞれに達すると、判
定部（６）の進み、遅れ判定用の判定器（６ａ）　。

（６ｂ）から制御ブロック（７ａ）の時間軸制御回路（
８）に、挿入指令用の正制御信号ａ２　、削除指令用の
負制御信号ｂ２それぞれが出力される。

′　ところで、制御回路（８１には一定周期Ｔｏ／（２
Ｍ）で発振する発振器（９）の発振パルスが入力され、
前記両制御信号ａ２．ｂｇのいずれもが入力されないと
きは、入力された発振パルスがそのまま制御回路（８）
から出力される。

そして、制御信号ａ２．ｂｚそれぞれが制御回路（８）
に入力されると、制御回路（８）は、発振パルスを、た
とえばｌパルス削除、挿入し、出力パルスの周期を標準
のＴｏ／（２Ｍ）からＴｏ／（２Ｍ−１）　、　Ｔｏ／
（２Ｍ＋１）それぞれに可変し、発振パルスに時間軸補
正を施すとともに、カウンタ部（５）のリセット端子（
ｒｓｔ）にリセット／＜Ａ／スを出力してカウンタ（４
）ラリセットする。

サラニ、クロックパルスとして周期Ｔｏのパルスを形成
するため、制御回路ｒ８）から出力された発振バルクが
２Ｍ分周回路＋１０に入力され、分周回路ｒＩａによっ
て制御回路ｆ８１の出力パルスが２Ｍ分周されるととも
に、分周回路顛の分周パルスが内部形成したクロックパ
ルスとして出力端子（Ｉｌ＋および比較器（３１に出力
される。

そして、判別信号ａ＋、ｂ＋の可逆計数値のデジタル積
分による制御信号ａ２．ｂ２の形成と、制御信号ａ３ｈ
ｚによる発振パルスの位相の１パルス補正とにより、出
力端子Ｑｌｌの出力信号がループ制御されて入力端子ｆ
ｉ＋の入力信号の立上りに同期する。

なお、時間軸補正を施すために削除、挿入するパルス数
は、１回の補正量などに応じて設定すればよく、パルス
数を多くする程１回の補正量が多くなる。

〔発明が解決しようとする問題点〕

ところで、前記従来のデジタル型の位相同期回路の場合
、入力端子（１）の入力信号に対する出力端子ＧＤの出
力信号、すなわち出力クロックパルスの位相の進み、遅
れを検出し、いわゆる２値情報にもとづいて発振パルス
の位相を１パルス、すなわち単位量補正するため、出力
クロックパルスの位相ずれ量の大、小によらず常に単位
量の位相補正が施される。

そして、位相補正にもとづく同期引込みの速度はカウン
タ（４）の初期値Ｎに依存し、Ｎを小さくする程、応答
性が向上する。

しかし、とくに出力クロックパルスが入力信号の位相に
ほぼ引込まれ、はぼ安定して同期した状。

態（以下安定状態と称する）に達したときは、単位量の
位相補正が過剰な補正となるため、応答性を向上させる
ために初期値Ｎが比較的小さく設定されていれば、過剰
な補正による位相の乱れが頻繁に生じる。

そのため、従来のデジタル型の位相同期回路では、とぐ
に同期安定状態のときに、補正にもとづく出力信号のジ
ッタが多くなシ、出力信号が不安定になる問題点がある
。

この発明は、前記の問題点に留意してなされたものであ
り、比較的簡単な構成で安定状態のときの出力信号の位
相変動を防止することを技術的課題とする。

〔問題点を解決するための手段〕

＠記問題点を解決するための技術的手段を、実施例に対
応する第１図を用いて以下に説明する。

この発明は、パルス列の入力信号と発振器（９）の一定
周期の発振パルスを分周して形成した出力信号との位相
ずれを検出し、前記出力信号の位相の進み、遅れの判別
信号を選択的に形成するとともに、前記両判別信号を可
逆カウンタ（４）で増、減計数し、かつ、前記カウンタ
（４１の計数値が増、減方向それぞれに一定値変化する
毎に、変化方向に応じて前記発振パルスにパルス削除ま
たはパルス挿入の時間軸補正を施すとともに前記カウン
タ（４）をリセットし、前記出力信号の位相を前記入力
信号に同期させるデジタル制御式の位相同期回路におい
て、 前記発振パフレスを分周する分周回路ｆ’ｌｌ）と、前
記分周回路αＯの分周パルスを一定期間ずつ遅力信号と
して出力する遅延回路０９と、前記分周パルス、後段の
前記遅延器（１５ｂ）から出力された第２遅延パルスそ
れぞれの前記入力信号に対する位相の進み、遅れを検出
し、前記分周パルス、前記第２遅延パルスそれぞれの位
相の進み、遅れの判別信号を前記出力信号の位相の進み
。

遅れの補助判別信号として出力する第１．第２位相比較
回路αの、ａ３と、 前記各補助判別信号の有、無の組合わせにもとづき前記
入力信号°と前記出力信号との前記一定期間を超える位
相ずれを検出し、前記出力信号の位相の前記一定期間に
相当する位相範囲を超えた進み、遅れの検出時にのみ進
み、遅れに応じて前記両判別信号を選択的に前記カウン
タに出力する位相差判定回路（１４）と を備えるという技術的手段を講じている。

〔作用〕

したがって、この発明によると、出力信号の位相が一定
期間以内だけ進み方向、遅れ方向それぞれにずれる同期
安定状態の間には、判定回路０４から判別信号が出力さ
れず、カウンタ（４１の計数が停止して時間軸補正が停
止される。

そのため、出力信号が同期安定状態に引込まれたときに
は、時間軸補正による位相変動が防止され、安定なりロ
ック再生などが行なえる。

そして、入力信号と出力信号の位相差量の測定などを行
なうことなく、進み、遅れの２値判別のみによって制御
が行なえるため、簡単な構成で出力信号の位相変動が防
止され、技術的課題が解決される。

〔実施例〕

つぎに、この発明を、その１実施例を示した第１図およ
び第２図とともに詳細に説明する。

第１図は１パルスの削除、挿入を施す場合を示し、同図
において、第８図と同一記号は同一もしくは相当するも
のを示し、（２ｂ）、（７ｂ）は第８図のブロック（２
ａ）、（７ｍ）の代わりに設けられた位相比較ブロック
、制御ブロック、■、αａは入力端子（１）の入力信号
８ａが入力される第１．第２位相比較回路であシ、入力
信号８ａと分周回路α０の分周パルスＳｂ。

後述の遅延回路の後段の遅延器から出力された第２遅延
パルスＳｄそれぞれの入力信号８ａに対する位相の進み
、遅れを判別する２値位相比較器からなり、分周パルス
ｓｂの位相の進み、遅れの判別信号ａｏ、ｂｏ　、第２
遅延パルスＳｄの位相の進み、遅れの判別信号ａｏ’、
ｂｏ’それぞれを出力端子ａＧの出力信号、すなわち出
力クロックパルスの位相の進み。

遅れの補助判別信号として出力する。

α滲は判別信号ａｏ、ｂｏ、ａｏ’、ｂｏ’が入力され
る位相差判定回路であり、判別信号ａｏ、ｂｏ、ａｏ’
、ｂｏ’の有、無の組合せにもとづき、出力クロックパ
ルスの位相が進み、遅れ方向それぞれに設定された一定
期間を超えてずれたときにのみ、ずれの方向に応じて進
み、遅れの判別信号ａ＋、ｂ＋を選択的にカウンタ（４
）に出力する。

ａ９は分周回路面の分周パルスｓｂを発振器【９）の発
振パルスの周期（＝ＴＯ／（２Ｍ））を単位とする一定
期間ａ（δ＝ＫＴｏ／（２Ｍ））の２倍だけ遅延する遅
延回路であシ、一定期間δずつ遅延する２個の遅延器（
１５Ｂ）。

（１５ｂ）の縦列回路からなり、前段の遅延器（１５ａ
）から出力される第１遅延パルス８ｃを出力クロックパ
ルスとして出力端子ＯＤに出力するとともに、後段の遅
延器（１５ｂ）から出力される第２遅延°バμス８ｄを
位相比較回路ａ３に供給する。

なお、この実施例では一定期間δが発振パルスの１周期
（＝Ｔｏ／（２Ｍ））に設定され、遅延器（１５ａ）。

（１５ｂ）がそれぞれＤ型のフリップフロップで形成さ
れている。

また、説明を簡単にするため、Ｔｏ＝Ｔｉに設定されて
いる。

そして、第２図（ａ）に示す平均周波数’（＝１／Ｔｉ
）の方形波パルス別の入力信号８ａが位相比較回路（２
）。

α３に入力されるとともに、発振器（９）の一定周波数
２Ｍｆの方形波パルス列の発振パルスが制御回路（８）
を介して分周回路αＯに入力され、分周回路ａＧから遅
延器（１５Ｂ）のデータ入力端子（ｄ）に発振パルスを
２Ｍ分周したパルス、すなわち入力信号８ａの周期の同
図（ｂ）に示す分周パルスｓｂが出力される。なお、第
２図１ａ）〜（ｊ）のｆｌＩ、Ｌはハイレベル、ローレ
ベルを示す。

このとき、遅延器（１５ａ）、（ｔ５ｂ）のクロック端
子（ｃｋ）に発振パルスが供給され、遅延器（１５ａ）
　、　（１５ｂ）それぞれが発振パルスの１周期１／（
２Ｍｆ）　（＝Ｔｉ　／（２Ｍ））の期間δだけ入力信
号を遅延するため、遅延器（１５Ｂ）により、分周パル
スｓｂの位相をδだけ遅らせた第２図（ｅ）の第１遅延
パルス８ｃが形成され、遅延器（１５ｂ）により、第１
遅延パルス８ｃの位相をδだけ遅延したバ）Ｉ／；ｘ、
、すなわち同図（ｄ）に示すように分周パルス８ｂの位
相を２δ（−Ｔｉ７Ｍ）遅延した第２遅延パルス８ｄが
形成される。

ソシて、第１遅延パルス８ｃが出力クロックパルスとし
て出力端子０１１に出力されるとともに、分周パルスＳ
ｃ　、第２遅延パルスＳｄが位相比較回路υ。

０３それぞれに供給される。

さらに、位相比較回路亜、α３により、入力信号８ａの
立上りを基準にして分周パルスＳｂ、第２遅延パルスＳ
ｄの進み、遅れが検出され、このとき、位相比較回路（
２）は、分周パルスｓｂが入力信号８ａより先に立上る
進み検出時に、分周パルス８ｂからなるハイレベルの判
別信号ａＯを出力するとともに、分周パルスｓｈが入力
信号Ｓａより遅れて立上る遅れ検出時に、分周パルスｓ
ｂからなるハイレベルの判別信号ｂＯを出力し、同様に
、位相比較回路α３は、第２遅延パルスＳｄが入力信号
Ｓａよシ先に立上る進み検出時に、第２遅延パμスＳｄ
からなるハイレベルの判別信号ａｏ’を出力するととも
に、第２遅延パルスＳｄが入力信号８ａよシ連れて立上
る遅れ検出時に、第２遅延パルスＳｄからなるハイレベ
ルの判別信号ｂｏ’を出力する。

そして、入力信号８ａ　、分周パルスＳｂ　、第２遅延
パルス８ｄが第２図（ａｔ　、　（ｂ）　、　（ｄＤそ
れぞれになるときは、判別信号ａｏ、ａｏ’が同図（ｅ
）、　（ｇ）に示すタイミングで出力され、判別信号ｂ
ｏ、ｂｏ’が同図げ）、山）に示すタイミングで出力さ
れる。

ところで、第１．第２遅延パルスＳｃ、Ｓｄは分周パル
スｓｂより必らず〃、２δそれぞれだけ遅れて立上るが
、分周パルス８ｂは非同期状態の量大力信号Ｓａとの位
相関係が不定になる。

そして、入力信号Ｓａに対する分周パルスｓｂの位相の
進み、遅れに応じて判別信号ａｏ、ｂｏ、ａｏ’、ｂｏ
’が選択的に出力され、分周パルスｓｂが２Ｉ以下だけ
進み位相になるときは、第２遅延パ〜スＳｄが必ず遅れ
位相になって判別信号ａｏ、ｂｏ’が出力され、分周パ
ルスｓｂが２δを超える進み位相になるときは、その進
み量に応じて判別信号ａｏと判別信号ａｏ’またはｂｏ
’が出力され、分周パルスｓｂが２δを超える遅れ位相
になるときは、第２遅延パルスｓｂも必らず遅れ位相に
なって判別信号ｂｏ、ｂｏ’が出力される。

一方、第１遅延パルスＳｃを出力信号とするため、第１
遅延パルス８ｃを入力信号Ｓａに同期させる必要がある
。

そして、第１遅延パルスＳｃが分周パルスｓｂよりｉだ
け遅れるため、第１遅延パルスＳｃが入力信号８ｇに同
期すると、分周パルスＳｃが進み位相になり、かつ、第
２遅延パルスＳｄが遅れ位相になる。

そして、前述したように分周パルスｓｂが２δ以下だけ
進み位相になる範囲、すなわち第１遅延パルスＳｅがδ
だけ進み、遅れする±δの範囲を同期安定状態の範囲と
すると、判別信号ａｏ、ｂｏ、ａｏ’、ｂｏ’の有、無
の組合せから、つぎの表に示すように、出力信号、すな
わち第１遅延パルスＳｃの位相の進み、遅れを判別する
ことができる。

なお、表中のＨ，Ｌは信号の有、無に対応する。

表 そこで、判定回路α４は判別信号ａｎ、ｂｏ、ａｏ’、
ｂｏ’ノ有、無（Ｈ，Ｌ）の組合せにもとづき、第１遅
延パルスＳｃの±δを超える進み、遅れを検出し、判別
信号ａｏ、ａｏ’が同時にハイレベルになる判別信号ａ
ｏ、ａｏ’の有検出時および判別信号ｂｏ、ａｏ’が同
時にハイレベ〃になる判別信号ｂｏ、ａｏ’の有検出時
、すなわち６以上の進み検出時に判別信号ａ１をカウン
タ部（５１に出力するとともに、判別信号ｈａ、ｂｏ’
が同時にハイレベルになる判別信号ｂｏ、ｈｏ’の有検
出時。

すなわち６以上の遅れ検出時に判別信号ｂ＋をカウンタ
部ｆ５１に出力する。

一方、判別口ｆａｏ、ｂｏ’が同時にハイレベルになる
判別信号ａｏ、ｂｏ’の有検出時、すなわち±δ以内の
進み、遅れの検出時は、このとき第１遅延パルスＳｃが
ほぼ入力信号Ｓ８−に同期し、出力端子０Ｄの出力信号
の位相が入力信号Ｓａにほぼ同期していわゆる安定状態
になるため、判定回路α冶は判別信号ａ＋、ｈ＋の出力
を禁止する。

そして、カウンタ部Ｃ３）９判定部（６）の動作にもと
づき、カウンタ（４）は、従来と同様、判別信号ａｔ。

ｂｌが８回入力され、計数値信号が２Ｎ、０それぞれに
達する毎に、制御信号ａ２．ｂ２それぞれを制御回路＋
８１に出力し、このとき、制御回路ｆ８１は、制御信号
ａ２．ｂｚの入力によって発振パルスにｌパルス削除、
ｌパルス挿入それぞれの時間軸補正を施すとともに、カ
ウンタ部Ｃ５１にリセットパルスを出力してカウンタ（
４）をリセットする。

さらに、制御回路（８）の時間軸補正にもとづき、分周
パルスｓｂはハイレベルの期間が１パルス削除。

挿入によって長、短それぞれに変化し、第ｘ、ｌ／ｒｔ
２遅延′＜ルスＳｅ・Ｓｄの位相が検出された方向と逆
方向に発振パルスの１周期Ｔｉだけ補正される０ところ
で、入力信号８ａおよび発振パルスのデユーティ−によ
らず、分周パルスｓｂおよび第１ａ第２遅延パルス８ｃ
　、　８ｄはデユーティ−５０％のパルスになる。

また、Ｍ＝８．、Ｎ７２とした場合は、各パルス８ｂ、
８ｃ、８ｄのハイレベル、ローレベルの正規の期間、長
は第２図（ｂ）〜（ｄ）それぞれの■で示す発振パルス
の８周期になる。

そして、第２図（ａ）　、　（ｂ）のように入力信号８
ａに対して分周パルスｓｂが遅れ位相となるときは、判
定回路α４の判定信号ａ＋、ｂｔが同図（ｉ）、（ｊ）
に示すように変化し、このとき、Ｎ＝２であるため第１
遅延パルスＳｅの位相ずれが±δ以内になるまでの非同
期状態の間、同図（ｋ）に示すカウンタ部ｒ５１の計数
値が４になる毎に１パルス挿入の時間軸補正が施され、
各パルス８ｂ、Ｓｃ、Ｓｄのハイレベルの期間長が同図
Ｃｂ）、　（（３）　、　（ｄ）の■に示すようにほぼ
発振パルスの７周期に短縮される。なお、第２図（ｋ）
の■、■。

■はカウンタ部（５１の計数値を示す。・さらに、時間
軸補正のくシ返しにより、第１遅延パルスＳＣの位相ず
れが±δ以内になシ、同期安定状態に達すると、このと
き、判別信号ａ＋、ｂｔが出力されなくなシ、カウンタ
部【５）の計数が停止して時間軸補正が施されなくなる
。

そして、第１遅延パ〃スＢｅの位相ずれが再び±δを超
えると、前述と同様にして時間軸補正が施される。

したがって、第１遅延パルスＳＣからなる出力端子ＯＤ
の出力信号の位相ずれが、入力信号８ａに対して遅延回
路α０の遅延時間によって設定される±１以内になる同
期安定状態の間には、時間軸補正が行なわれず、時間軸
補正による出力信号の位相乱れが防止され、安定したク
ロツクパＩＬ／−の再生形成が行なえる。

なお、実施例のよりにδを発振パルスの１周期の微小な
量に設定すると、同期安定状態に引込まれた後の出力信
号はジッタなどによる変動なく中心周波数に安定に保持
され、高い精度でクロックパルスの再生形成などが行な
える。

そして、入力信号Ｓａと出力信号の位相差量の測定など
を行なうことなく、出゛力信号よりδだけ進み位相、遅
れ位相のパルス８ｂ、Ｓｄそれぞれの入力信号に対する
進み、遅れを２値判別して制御を行なうため、簡単な構
成で良好な制御が行なえる。

しかも、入力信号８ａ　、発振パルスのデユーティ−に
よらず、分周回路αＯの分周にもとづき、出力信号とし
てデユーティ−５０％のパルス信号が出力されるため、
デユーティ−５０％のクロックパルスを簡単に得ること
ができる利点も有する。

なお、１回に削除または挿入するパルス数は任意に設定
できるのは勿論であり、たとえば発振パルス（ＤＩ同周
期ハイレベル、ローレベｔｖｆニレツレに１パルスの削
除または挿入を行なってもよい。

また゛、遅延器（１５ａ）、（１５ｂ）の遅延量を可変
設定し、前記δを任意に設定してよいのも勿論で纏る。

さらに、周期Ｔｉ、Ｔｏおよび定数Ｍ、Ｎ、になどを任
意に設定してよいのも勿論である。

〔発明の効果〕

以上のように、この発明の位相同期回路によると、出力
信号の進み、遅れ方向の位相ずれが一定量以内になり、
同期安定状態に達したときに、時間軸補正が停止され、
入力信号に同期した安定な出力信号を得ることができ、
出力信号をデジタル的に入力信号に同期する際に、位相
ずれの量を測定することなく、簡単に制御性能を向上さ
せることができるものである。

【図面の簡単な説明】

第１図はこの発明の位相同期回路の１実施例のブロック
図、第２図（ａ）〜仮）は第１図の動作説明用のタイミ
ングチャート、第３図は従来の位相同期回路のブロック
図である。 ＋１１・・・入力端子、（４）・・・可逆カウンタ、【
８）・・・時間軸制御回路、（９）・・・発振器、αＧ
・・・分周回路、０υ・・・出力端子、α２．（至）・
・・第１．第２位相比較回路、ａ４・・・位相差判定回
路、１１５・・・遅延回路、（１５ａ）、（１５ｂ）・
・・遅延器。

Claims (1)

【特許請求の範囲】
1. （１）パルス列の入力信号と発振器の一定周期の発振パ
   ルスを分周して形成した出力信号との位相ずれを検出し
   、前記出力信号の位相の進み、遅れの判別信号を選択的
   に形成するとともに、前記両判別信号を可逆カウンタで
   増、減計数し、かつ、前記カウンタの計数値が増、減方
   向それぞれに一定値変化する毎に、変化方向に応じて前
   記発振パルスにパルス削除またはパルス挿入の時間軸補
   正を施すとともに前記カウンタをリセットし、前記出力
   信号の位相を前記入力信号に同期させるデジタル制御式
   の位相同期回路において、 前記発振パルスを分周する分周回路と、 前記分周回路の分周パルスを一定期間ずつ遅延する２段
   の遅延器からなり、前段の遅延器から出力された第１遅
   延パルスを前記出力信号として出力する遅延回路と、 前記分周パルス、後段の前記遅延器から出力された第２
   遅延パルスそれぞれの前記入力信号に対する位相の進み
   、遅れを検出し、前記分周パルス、前記第２遅延パルス
   それぞれの位相の進み、遅れの判別信号を前記出力信号
   の位相の進み、遅れの補助判別信号として出力する第１
   、第２位相比較回路と、 前記各補助判別信号の有、無の組合わせにもとづき前記
   入力信号と前記出力信号との前記一定期間を超える位相
   ずれを検出し、前記出力信号の位相の前記一定期間に相
   当する位相範囲を超えた進み、遅れの検出時にのみ進み
   、遅れに応じて前記両判別信号を選択的に前記カウンタ
   に出力する位相差判定回路と を備えたことを特徴とする位相同期回路。