JPH01160047A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は半導体記憶装置とその製造方法、特にトレンチ
キャパシタを有する高集積、高性能のＭ○Ｓダイナミッ
クメモリの構造とその形成方法に関し、 転送トランジスタと蓄積容量との間の寄生ＭＯＳトタン
ジスタの発生を無くして、誘電体膜の薄膜化と、その印
加電圧の低減化とを図ることを目的とし、 その装置をフィールド絶縁膜によって画定された領域内
に、一対の不純物拡散層領域と、ゲート電極とを有する
転送１〜ランジスクと、蓄積容量とを具備するダイナミ
ックメモリセルを備え、前記一対の不純物拡散層は、一
導電型の半導体基板上の一導電型の埋込み層を設けた一
導電型の半導体層に形成され、 前記蓄積容量は、一導電型の半導体層及び一導電型の埋
込み層を選択的に貫き、かつ一導電型の半導体基板に選
択的に設けられた反対導電型の埋込め層を底部とする溝
部に、対向電極と誘電体膜と、蓄積電極とにより形成さ
れ、 前記転送トランジスタの一方の不純物拡散層と蓄積電極
とが導電体層により電気的に接合されていることを含め
構成し、 その第１の製造方法を一導電型の半導体基板と一導電型
の半導体層との間に選択的に反対導電型の埋込み層を形
成する工程と、 前記一導電型の半導体層を選択酸化してフィールド絶縁
膜を形成する工程と、 前記一導電型の半導体層を選択的に溝掘りをし、前記反
対導電型の埋込め層に到達する溝部を形成し、その後、
該溝部の内壁に第１の絶縁膜を形成する工程と、 前記一導電型の半導体層内に不純物イオンを注入して、
一導電型の埋込み層を形成する工程とを有することを含
の構成し、 その第２の製造方法を一導電型の半導体裁板と第１の一
導電型の半導体層との間に選択的に反対導電型の埋込み
層を形成する工程と、 前記第１の一導電型の半導体層の全面に不純物イオンを
注入して一導電型の埋込み層を形成する工程と、 前記一導電型の埋込み層の全面に第２の一導電型の半導
体層を形成する工程とを有することを含み構成する。

〔産業上の利用分野〕

本発明は半導体記憶装置とその製造方法に関するもので
あり、更に詳しく言えばトレンチキャパシタを有する高
集積、高性能のＭＯＳダイナミックランダムアクセスメ
モリ（ＭＯ３ＤＲＡＭ）セルの構造とその形成方法に関
するものである。

〔従来の技術） 第５．６図は従来例に係る説明図である。

第５図（ａ）はＭＯ３ＤＲＡＭセルの電気回路である。

図において、Ｔはデータ（電荷）を転送するＭｏｓ＋・
ランジスタ等により構成される転送トランジスタ、Ｃは
電荷を蓄積する蓄積容量（トレンチキャパシタ）、ＷＬ
はワード線、ＢＬはビット線である。なお、６は蓄積電
極、７は誘電体膜、８は対向電極である。

同図（ｂ）はＰチャンネル型ＭＯ３ＤＲＡＭセル構造を
示す断面図である。図において、１はＰ型エピタキシャ
ル層等のｐ型Ｓｉ基板、２はロコス法等により形成され
るフィールド酸化膜、３゜４はＡｓ”イオン等を拡散し
て形成されるｎ゛不純物拡散層であり、転送トランジス
タＴのソース又はドレインである。

５ａ、５ｂはワード線ＷＬの絶縁や蓄積容量Ｃの溝部（
トレンチ）を画定する絶縁膜であり、５ｉｎ２膜やＳｉ
３Ｎ４膜等である。６はポリＳｉ、膜に不純物イオンを
ドープして形成される電極であり、蓄積容量Ｃを構成す
る蓄積電極である。

７はＳｉＯ□膜や５１３Ｎ４膜等の絶縁■りにより形成
される誘電体膜である。なお、誘電体膜７に加わる電位
はＰ型Ｓｉ基板１と同電位となるため薄膜化をすること
が困難である。８はポリＳｉ膜に不純物イオンをドープ
して形成される電極であり、蓄積容量Ｃを構成する対向
電極である。９は蓄積電極６と転送トランジスタＴのド
レイン３とを電気的に接合する導電層であり、不純物イ
オンをドープしたポリＳｉ膜等により形成される。

１０は導電層９を絶縁するＰＳＧ膜である。

ＢＬは不純物イオンを含有したポリＳｉ膜や、ポリサイ
ド膜、アルミ膜等により形成されるビット線である。

第６図は従来例に係るＭＯ３ＤＲＡＭセルの問題点を説
明する図である。図（ａ）において、１１は対向電極８
に電気的に接合されるｎ゛埋込層である。なおｎ″埋込
層に直流電位を印加することにより、誘電体膜７に加わ
る電圧をｐ型Ｓｉ基板１の電位を下げることができる。

このため誘電体膜７の絶縁耐圧を低減できるので該誘電
体膜を薄膜化することが可能となる。

同図（ｂ）は寄生ＭＯＳトランジスタＴ０に係る電気回
路図である。図において、Ｔ、は、同図（ａ）における
ドレイン（ｎ”不純物拡散層）と、ｎ＋埋込み層１１と
、５ｉ０２膜５ｂにより形成されるゲート酸化膜と、対
向電極８をゲート電極とする寄生ＭＯ３）ランジスタを
示している。なお、対向電極８とｎ゛埋込層１１とは電
気的に接続している。

〔発明が解決しようとする問題点〕

ところで従来例によれば第５図に示すように蓄積容量Ｃ
を蓄積電極６と、誘電体膜７と、対向電極とにより構成
し、データ（電荷）は、転送トランジスタＴのドレイン
３とＰ型Ｓｉ基板１との間に印加された電圧により誘電
体膜７に充電（記＋りしている。しかし、半導体記憶装
置の微細化、高集積化と共に、誘電体膜７の薄膜化が要
求されている。そこで、第６図（ａ）に示すように溝部
の底の対向電極８と電気的に接合するｎ゛埋込層１１を
設け、外部より直流電圧、例えば電源電圧ＶＣＣの１／
２を供給し、誘電体膜７に加わる電圧を緩和する方法が
考案されている。

しかし、同図（Ｃ）に示すようにドレイン３、対向電極
８、ｎ゛埋込層１１及び５ｉＯｚ膜５ｂにより寄生ＭＯ
３）ランジスタＴ０を発生し、この寄生ＭＯ３）ランジ
スタＴ。により充電（記憶）したデータ（電荷）がドレ
イン３、ｎ゛埋込層１１間で漏曳し、放電することがあ
る。また、α線入射等によるソフトエラーやラッチアッ
プを発生し、ＭＯ３ＤＲＡＭセルのメモリ特性の信頼度
が低下するという問題がある。

本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、転送トランジスタと蓄積容量との間の寄生ＭＯ
Ｓトランジスタの発生を無くして、誘電体膜の′ａ膜化
と、その印加電圧の低減化とを図ることを可能とする半
導体記憶装置とその製造方法の提供を目的とする。

〔問題点を解決するための手段〕

本発明の半導体記憶装置とその製造方法は、その一実施
例を第１〜４図に示すように、その装置をフィールド絶
縁膜２４又は４６によって画定された領域内に、一対の
不純物拡散層３２．３３又は５２．５３領域と、ゲート
電極ＷＬ、又はＷＦ２とを有する転送トランジスタＴ、
又はＴ２と、蓄積容量Ｃ１又はＣ２とを具備するダイナ
ミックメモリセルを備え、 前記一対の不純物拡散層３２．．３３又は５２゜５３は
、一導電型の半導体基板２１又は４１上の一導電型の埋
込み層２８又は４８を設けた一導電型の半導体層２３又
は、４５に形成され、前記蓄積容量ＣＩ又はＣ２は、一
導電型の半導体層２３又は４３．４５及び一導電型の埋
込み層２８又は４８を選択的に貫き、かつ一導電型の半
導体基板２１又は４１に選択的に設けられた反対導電型
の埋込み層２２を底部とする溝部２５゜４７に、対向電
極２９ａ又は４９ａと、誘電体膜３０ａ又は５０ａと、
蓄積電極３１ａ又は５１ａとにより形成され、 前記転送トランジスタＴ１又はＴ２の一方の不純物拡散
層３３又は５３と蓄積電極３１ａ又は５１ａとが導電体
層３６又は５６により電気的に接合されていることを特
徴とし、 第１の製造方法を一導電型の半導体基板２１と一導電型
の半導体層２３との間に選択的に反対導電型の埋込み層
２２を形成する工程と、前記一導電型の半導体層２３を
選択酸化してフィールド絶縁膜２４を形成する工程と、
前記一導電型の半導体層２３を選択的に溝掘りをし、前
記反対導電型の埋込み層２２に到達する溝部２５を形成
し、その後、該溝部２５の内壁に第１の絶縁膜を形成す
る工程と、 前記一導電型の半導体層２３内に不純物イオンを注入し
て、−ｉ電型の埋込め層２８を形成する工程とを有する
ことを特徴とし、 第２の製造方法を一導電型の半導体基板４１と第１の一
導電型の半導体層４３との間に選択的に反対導電型の押
込、ｙ）層４２を形成する工程と、前記第１の一導電型
の半導体層４３の全面に不純物イオンを注入して一導電
型の埋込ろ層４４を形成する工程と、 前記一導電型の埋込め層４４の全面に第２の一導電型の
半導体層４５を形成する工程とを有することを特徴とし
、上記目的を達成する。

〔作用］ 本発明の半導体記憶装置によれば、一導電型の半導体層
に形成された転送トランジスタのソースやドレイン等の
能動領域及び、一導電型の半導体基板と該一導電型の半
導体層との間に選択的に設けた蓄積容量の対向電極に直
流電圧を供給する反対導電型の押込め層との間に一導電
型の押込め層を備えている。

これにより転送トランジスタのドレイン（不純物拡散層
）と、蓄積容量の対向電極に直流電位を供給する反対導
電型の埋込み層とによる寄生ＭＯＳトランジスタの発生
を無くずことが可能となる。

また本発明の製造方法によれば、−ｉ電型の半導体基板
と一導電型の半導体層との間に反対導電型の埋込め層を
形成した後一導電型の埋込み層を形成している。

これにより、転送トランジスタの能動領域を、蓄積容量
の対向電極に直流電位を供給する反対伝動型の埋込み層
に一導電型の埋込み層を介在した領域に形成することが
可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明する
。

第１〜４図は本発明の実施例に係る半導体記憶装置とそ
の製造方法の説明図であり、第１図は、本発明の第１の
実施例に係るＭＯ３ＤＲＡＭセルの構造図を示している
。

同図（ａ）はＭＯ３ＤＲＡＭセルの断面図であり、同図
（ｂ）はその平面図を示している。なお同図（ａ）は同
図（ｂ）のＡ−Ａ’矢視断面図を示している。図におい
て、２１はｐ型Ｓｉ基板、２２はｎ１埋込み層である。

なおｎ＋埋込み層２２は外部から直流電位を印加する導
電層である。

２３はｐ型エピクキシャル層、２４は素子間を分離絶縁
するフィールド酸化膜、２５は蓄積容量Ｃ１を設けた溝
部（トレンチ）である。

２６は蓄積電ＮＣ９の領域を画定する５ｉｎ２膜等の絶
縁膜である。２８はＢ゛イオン２フを高加速、高エネル
ギーによりｐ型エビクキシャル層２３に注入して形成さ
れたｐ゛埋込層である。

また、ｐ゛埋込層２８は転、送トランジスタＴ１のドレ
イン３３と蓄積容量ＣＩの対向電極２９ａに直流電位を
供給するｎ“埋込み層２２との間に設けられているので
、寄生ＭＯ３Ｉ−ランジスタの発生を無くずことができ
る。

なお、２９ａは対向電極、３０ａは誘電体膜、３１ａは
蓄積電極であり、該電極２９ａ、３１ａと誘電体膜３０
ａにより蓄積電量Ｃ，（＋−レンチキャパシタ）を構成
する。

３２．３３．３４は不純物イオンをドープしたポリＳｉ
膜により形成されたｎ゛不純物拡散層であり、転送トラ
ンジスタＴ、のソース３２やドレイン３３である。

ＷＬは転送トランジスタＴ１のゲート電極であり、ＭＯ
３ＤＲＡＭセルにおけるワード線である。

３５はワード線ＷＬを絶縁するＳｉＯ□膜である。

これ等により転送トランジスタＴ１を構成する。

なお、３６は、転送トランジスタＴ１のドレイン３３と
蓄積容量Ｃ５とを電気的に接合する導電層であり、３７
は導電層３７を絶縁するＰＳＧ膜である。

ＢＬ、は不純物イオンをドープしたポリＳｉ膜やポリサ
イド膜又はＡＮ配綿等により形成されるビット線である
。

これ等によりＭＯ３ＤＲＡＭセルを構成する。

このようにして、ｐ型エピタギシャル層２３に形成され
た転送トランジスタＴ、のソース３２やドレイン３３等
の能動領域及び、ｐ型Ｓｉ基板２１と該Ｐ型エピタキシ
ャル層２３との間に選択的に設けた蓄積容量Ｃ０の対向
電極２９ａに直流電位を供給するｎ゛埋込層２２の間に
Ｐ゛埋込層２８を備えている。

これにより、転送トランジスタＴ１のドレイン３３（ｎ
”不純物拡散層）と、蓄積容量Ｃ１の対向電極２９ａに
直流電位を供給するｎ゛埋込層２２とによる従来のよう
な寄生ＭＯ３）ランジスタの発生を無くすことが可能と
なる。

第２図は本発明の第２の実施例に係るＭＯ３ＤＲＡＭセ
ルの構造図であり、第１の実施例に比べて形成工程にお
いて相違点を有するが構造は全く同様となる。

したがって簡単に構造を説明するとＴ２は、ソース５２
、ドレイン５３、ゲート電極ＷＬ２からなる転送トラン
ジスタであり、Ｃ２は溝部４７に、ＳｉＯ□膜４８と、
対向電極４９ａと、誘電体膜５０ａと、蓄積電極５１ａ
とにより構成される蓄積容量（トレンチキャパシタ）で
ある。

なお、４４はｐ型エピタキシャル層４５と、４３との間
に設けられたｐ゛埋込層であり、第１の実施例と比べて
第２実施例ではその埋込み深さを確実にコントロールす
ることができる。また、５６は転送１〜ランジスタＴ２
と蓄積容量Ｃ２とを電気的に接合する導電層、５７はＰ
ＳＧ膜、ＢＬ２はビット線である。

これ等によりＭＯ３ＤＲＡＭセルを構成する。

このようにして、Ｐ型Ｓｉ基板４１上のｐ型エピタキシ
ャル層４３．４５との間にＰ゛埋込層４４を設けている
ので第１の実施例と同様に寄生ＭＯ３＋−ランジスタの
発生を無くすことが可能と　　・なる。

第３図は本発明の第１の実施例に係るｎチャンネルＭＯ
３ＤＲＡＭセルの形成工程図であり、同図（ａ）　〜（
ｉ）は第１図（ｂ）のＡ−Ａ’矢視断面図に係る形成工
程を示している。

図において、まずｐ型Ｓｉ基板２１に不図示のレジスト
膜をマスクとして、蓄積容量（トレンチキャパシタ）を
形成する領域にＡｓ＋イオン等の不純物イオンを注入す
る。その後Ｐ型Ｓｉ基板１１の酸化膜を除去して、さら
にｐ型エピタキシャル層２３を形成する。なおＰ型Ｓｉ
基板２１を熱処理して、活性化することによりｎ゛埋込
層２２が形成される。また、ｎ“埋込め層２２は、外部
より直流電位を供給する導電層となる。なお、熱処理に
生じた酸化膜を除去し、ｐ型エピタキシャル層２３表面
を露出する（同図（ａ））。

次にＰ型Ｓｉ基板２１をロコス法等により熱処理して、
フィールド酸化膜２４を形成し、転送トランジスタＴ１
や蓄積電ＮＣ１の形成領域を画定・　する（同図（ｂ）
）。

次に不図示のレジスト膜をマスクにして、蓄積容量Ｃ１
を形成するための溝掘りをし、ｎ゛埋込層２４に到達す
る溝部（トレンチ）２５を形成する。なお、溝部２５は
ＲＩＥ法等の異方性エツチングにより行う。またエンチ
ングガスはｃｃｐ４１０□等を用いる。その後蓄積容量
Ｃ１の領域を画定する膜厚３００人程鹿の５ｉｎ２膜２
６をＣＶＤ酸化法等により形成する（同図（Ｃ））。

次に、ｐ型Ｓｉ基板２１を全面ＲＩＥ法等により異方性
エツチングし、溝部２５の底部のＳｉＯ□膜２６を除去
して、ｎ＋埋込み層２２を露出する。

さらに、ｐ型Ｓｉ基板２１の全面に高加速、高エネルギ
ーのＢ１イオン２７等をイオンインプラ法等により注入
し、その後ｐ型Ｓｉ基板１１を熱処理して活性化、ｐ°
埋込み層２８を形成する。なお、２４埋込み層２８は寄
生ＭＯ３Ｉ−ランジスタの発生を阻止する機能を有して
いる（同図（ｄ））。

なお、同図（ｄ）以後の形成工程は従来例のように実施
する。すなわち、ｐ型Ｓｉ基板１１の全面に膜厚１００
０人程度０不純物イオンをドープしたポリＳｉ膜２９を
減圧ＣＶＤ法等により形成する。なお、ポリＳｉ膜２９
は、蓄積容ＭＣ１を構成する対向電極２９ａとなる（同
図（ｅ））。

次に不図示のレジスト膜をマスクとしてポリＳｉ膜２９
をｔＥ法等によりオーバーエツチングして、溝部２５内
に該ポリＳｉ膜２９を残留させ、その後ｐ型Ｓｉ基板１
１を熱処理して、ＳｉＯ□膜又はＳｉ３Ｎ４膜３０を形
成する。なお、ＳｉＯ□膜３０等は、蓄積容量Ｃ１にお
ける誘電体膜３０ａとなる。さらに、不純物イオンをド
ープしたポリＳｉ膜３１を溝部２５に埋込め、転送トラ
ンジスタＴ１の形成領域に成長したポリＳｉ膜３１を除
去し、蓄積容量Ｃ１の上部を平坦化する（同図（ｆ））
。

次いで、ポリＳｉ膜をバターニングすることによりゲー
ト電極ＷＩ、を形成する。さらにゲート電極ＷＬをマス
クとしてＡｓ＋イオンをイオンインプラ法等によりエピ
タキシャル層２３に注入し、ｎ°不純物拡散層３２．３
３．３４を形成する。

なお、ｎ゛不純物拡散層３２．３３は、転送トランジス
タＴ１におしノるソース、ドレインとなる（同図（ｇ）
）。

次に、ゲート電極ＷＬを絶縁する絶縁膜として５ｉｎ２
膜３５をＣＶＤ酸化法等により形成する（同図（ｈ））
。

さらに、転送トランジスタＴ１と蓄積容量Ｃ１とを接合
するためにＳｉＯ□膜３５を選択的に除去し、その後、
不純物イオンをドープしたポリＳｉ膜を選択的に形成し
、導電層３６を形成する。次いで、導電層３６を絶縁す
るＰＳＧ膜３７等を形成し、その後ビット線のコンタク
トポール３８を形成する（同図（ｉ））。

なお、同図（＋）の工程後にビット線ＢＬ、として不純
物イオンをドープしたポリＳｉ膜や、ポリサイド膜やア
ルミ配線等を形成し、第１図（ａ）に示すようなＭＯ３
ＤＲＡＭセルを製造することができる。

このようにして、Ｐ型Ｓｉ基板２１とＰ型エピタキシャ
ル層２３との間に選択的にｎ＋埋込み層２２を形成した
後に、ｐ＋埋込み層２８を形成している。これにより、
蓄積容量ＣＩの対向電極２９ａに直流電位を供給するｎ
゛埋込層２２にｐ゛埋込層２８を介在したｐ型エピタキ
シャル層２３に転送トランジスタＴ１のソース３２やド
レイン３３等の能動領域を、形成することが可能となる
。

第４図は本発明の第２図の実施例に係るｐヂャンネルＭ
Ｏ３ＤＲＡＭセルの形成工程図であり、同図（ａ）〜（
ｋ）は第１の実施例と同様に第２図（ｂ）のＡ−Ａ’矢
視断面に係る形成工程を示している。

図において、まずＰ型Ｓｉ基板４１に第１の実施例と同
様にｎ゛埋込層４２とｐ型エピタキシャルＩ’ｉ４３と
を形成する（同図（ａ））。

次にｐ型エピタキシャル層４３の全面にＢ＋イオン等の
不純物イオンをイオンインプラ法等により注入して、ｐ
＋不純物拡散層（ｐ”埋込み層）４４を形成する（同図
（ｂ））。

さらにｐ゛不純物拡散層４４上の全面にｐ型エピタキシ
ャル層４５を形成する（同図（Ｃ））。

次いでｐ型Ｓｉ基板４１をロコス法等により熱処理して
、フィールド酸化膜４６を形成し、転送トランジスタＴ
２や蓄積容量Ｃ２の形成領域を画定する（同図（ｄ））
。

次に不図示のレジスト膜をマスクにして、蓄積容量Ｃ２
を形成するための溝掘りをし、ｎ°埋込み層４２に到達
する溝部（トレンチ）４７をＲ■Ｅ法等により形成する
。その後ＣＶＤ法等により蓄積容量Ｃ２の領域を画定す
るためにＣＶＤ法等により溝部４７にＳｉＯ□膜４８膜
形８する（同図（ｅ））。

次いで、ｐ型Ｓ１基板４１の全面をＲＩＥ法等により異
方性エツチングし、溝部４７の底部のＳｉＯ□膜４８膜
形８してｎ゛埋込層４２を露出する（同図（ｆ））。

なお、同図（ｆ）の形成後の工程は第１の実施例に係る
ＭＯ３ＤＲＡＭセルの形成工程図の第２図（ｅ）〜（ｉ
）の形成工程に等しいので簡単に説明をする。

すなわち、同図（ｇ）において溝部４７を設けたｐ型Ｓ
ｉ基板４１の全面に不純物イオンをドープしたポリＳｉ
膜４９を形成し、さらに同図（ｈ）において、誘電体膜
５０ａとして５ｉｎ２膜又はＳｉ、Ｎ４膜５０を形成し
、その後不純物をドープしたポリＳｉ膜５１を形成し、
平坦化して蓄積電極５１ａを形成する。

さらに、同図（ｉ）において、転送トランジスりＴ２の
ワード線ＷＬ、　　ソース５２．ドレイン５３、ｎ゛不
純物拡散層５４を形成し、同図（ｊ）において、ワード
線ＷＬを！！！縁する５ｉｎ２膜５５を形成する。その
後同図（ｋ）において、蓄積容量Ｃ２と転送トランジス
タＴ２のドレイン５３とを接合する導電層５６を形成し
、該導電層５６を絶縁するＰＳＧ膜５７を形成し、次い
でビット線コンタクトボール５８を形成する。

なお、同図（ｋ）の工程後にビット線ＢＬ２を形成して
、第２図（ｂ）に示すようなＭＯ３ＤＲＡＭセルを製造
することができる。

このようにして、第２の実施例と同様にＰ型Ｓｉ基板４
１とｐ型エピタキシャル層４３との間に選択的にｎ゛埋
込層４２を形成した後に、該ｐ型エピタキシャル層４３
．４４間にｐ＋埋込み層４８を形成している。

これにより蓄積容量Ｃ２の対向電極４９ａに直流電位を
供給するｎ°埋込み層４２にｐ゛埋込層４８を介在した
Ｐ型エピタキシャル層４５に転送トランジスタＴ２のソ
ース５２やドレイン５３等の能動領域を形成することが
可能となる。

また第１の実施例に比べて第２の実施例では、ｐ＋埋込
み層４Ｂはイオンインプラの注入コントロールに依存さ
れないため、正確な位置イ」けをすることが可能となる
。

［発明の効果］ 以上説明したように本発明によれば、寄生ＭＯ８１−ラ
ンジスタの発生を阻止することができる。

このためリーク電流の無い高性能のＤＲＡＭセルを形成
すること、及び誘電体膜に加わる電圧の低減させること
が可能となる。

これにより超微細、高集積度及び高性能の半導体記憶装
置を製造することが可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＭＯ３ＤＲＡＭセ
ルの構造図〜 第２図は本発明の第２の実施例に係るＭＯ３ＤＲＡＭセ
ルの構造図、 第３図は本発明の第１の実施例に係るＭＯ３ＤＲＡＭセ
ルの形成工程図、 第４図は本発明の第２の実施例に係るＭＯ３ＤＲＡＭセ
ルの形成工程図、 第５図は従来例に係るＭＯ３ＤＲＡＭセルの説明図、 第６図は従来例に係るＭＯ３ＤＲＡＭセルの問題点を説
明する図である。 （符号の説明） Ｔ、Ｔ、、Ｔ２・・・転送トランジスタ、Ｃ，Ｃ，、Ｃ
，・・・蓄積容量、 １．２１．４１・・・ｐ型Ｓｉ基板（一導電型の半導体
基板）、 ２．２４．４６・・・フィールド酸化膜（フィールド絶
縁膜）、 ３．３３．５３・・・ドレイン（不純物拡散層）、４．
３２．５２・・・ソース（不純物拡散層）、５ａ、５ｂ
、２６，３５，４８．５５−３ｉｎ□膜（絶縁膜）、 ６．３１ａ、５１ａ・・・蓄積電極、 ７．３０ａ、５０ａ・・・誘電体膜、 ８．２９ａ、４９ａ・・・対向電極、 ９．３６．５６・・・導電層（ホ’Ｊ　Ｓ　ｉ　ｌｌ々
）、１０．３７．５７・・・ＰＳＧ膜（絶縁膜）、１１
．２２．４２・・・ｎ゛埋込層（反対導電型の埋込み層
）、 ２３．４３．４５・・・ｐ型エピクキシャル層（一導電
型の半導体層）、 ２５．４７・・・溝部（１−レンチ）、２７・・・Ｂ４
イオン（不純物イオン）、２８．４４・・・ｐ゛埋込層
（一導電型の埋込み層）、 ２９．３１．４９．５１・・・ポリＳｉ膜（導電膜）、
３０．５０・・・５ｉｎ２膜又はＳｔ３Ｎｍ膜、３４．
５４・・・ｎ゛不純物拡散層、 ３８．５８・・・ビット線コンタクトボール、ＷＬ、Ｗ
Ｌ、、ＷＬ２・・・ワード線（ゲート電極）、ＢＬ、Ｂ
Ｌ、、ＢＬ２・・・ビシト線、Ｔｏ・・・寄生ＭＯ３Ｉ
ランジスタ。 陥　　　　　　　　　　舞 シー　　　　　　　　　　　　　　　　Ｌω　　　　　
　　　　　　　　　　　　　　　　　　　　凶く Ｃ’Ｊ −つＡクー の 歴　　　　　か

Claims (3)

【特許請求の範囲】
1. （１）フィールド絶縁膜（２４又は４６）によって画定
   された領域内に、一対の不純物拡散層（３２、３３又は
   ５２、５３）領域と、ゲート電極（ＷＬ＿１又はＷＬ＿
   ２）とを有する転送トランジスタ（Ｔ＿１又はＴ＿２）
   と、蓄積容量（Ｃ＿１又はＣ＿２）とを具備するダイナ
   ミックメモリセルを備え、前記一対の不純物拡散層（３
   ２、３３又は５２、５３）は、一導電型の半導体基板（
   ２１又は４１）上の一導電型の埋込み層（２８又は４８
   ）を設けた一導電型の半導体層（２３又は、４５）に形
   成され、 前記蓄積容量（Ｃ＿１又はＣ＿２）は、一導電型の半導
   体層（２３又は４３、４５）及び一導電型の埋込み層（
   ２８又は４８）を選択的に貫き、かつ一導電型の半導体
   基板（２１又は４１）に選択的に設けられた反対導電型
   の埋込み層（２２）を底部とする溝部（２５、４７）に
   、対向電極（２９ａ又は４９ａ）と、誘電体膜（３０ａ
   又は５０ａ）と、蓄積電極（３１ａ又は５１ａ）とによ
   り形成され、 前記転送トランジスタ（Ｔ＿１又はＴ＿２）の一方の不
   純物拡散層（３３又は５３）と蓄積電極（３１ａ又は５
   １ａ）とが導電体層（３６又は５６）により電気的に接
   合されていることを特徴とする半導体記憶装置。
2. （２）一導電型の半導体基板（２１）と一導電型の半導
   体層（２３）との間に選択的に反対導電型の埋込み層（
   ２２）を形成する工程と、 前記一導電型の半導体層（２３）を選択酸化してフィー
   ルド絶縁膜（２４）を形成する工程と、前記一導電型の
   半導体層（２３）を選択的に溝掘りをし、前記反対導電
   型の埋込み層（２２）に到達する溝部（２５）を形成し
   、その後、該溝部（２５）の内壁に第１の絶縁膜を形成
   する工程と、前記一導電型の半導体層（２３）内に不純
   物イオンを注入して、一導電型の埋込み層（２８）を形
   成する工程とを有することを特徴とする半導体記憶装置
   の製造方法。
3. （３）一導電型の半導体基板（４１）と第１の一導電型
   の半導体層（４３）との間に選択的に反対導電型の埋込
   み層（４２）を形成する工程と、前記第１の一導電型の
   半導体層（４３）の全面に不純物イオンを注入して一導
   電型の埋込み層（４４）を形成する工程と、 前記一導電型の埋込み層（４４）の全面に第２の一導電
   型の半導体層（４５）を形成する工程とを有することを
   特徴とする半導体記憶装置の製造方法。