JPS6246281A - 確認システム - Google Patents

確認システム

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JPS6246281A
JPS6246281A JP60184345A JP18434585A JPS6246281A JP S6246281 A JPS6246281 A JP S6246281A JP 60184345 A JP60184345 A JP 60184345A JP 18434585 A JP18434585 A JP 18434585A JP S6246281 A JPS6246281 A JP S6246281A
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JP
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interrogator
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response
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JP60184345A
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English (en)
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クリストフアー・テレク・フツク
フイリツプ・レイモンド・マイケル・デン
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SENERUKO Ltd
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SENERUKO Ltd
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Publication date
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    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
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    • G06K7/10039—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation sensing by radiation using wavelengths larger than 0.1 mm, e.g. radio-waves or microwaves resolving collision on the communication channels between simultaneously or concurrently interrogated record carriers. the collision being resolved in the time domain, e.g. using binary tree search or RFID responses allocated to a random time slot interrogator driven, i.e. synchronous
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    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
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    • G01S13/76—Systems using reradiation of radio waves, e.g. secondary radar systems; Analogous systems wherein pulse-type signals are transmitted
    • G01S13/767—Responders; Transponders
    • G—PHYSICS
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    • G07—CHECKING-DEVICES
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    • G07C9/20—Individual registration on entry or exit involving the use of a pass
    • G07C9/28—Individual registration on entry or exit involving the use of a pass the pass enabling tracking or indicating presence

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  • Physical Or Chemical Processes And Apparatus (AREA)
  • Control Of Driving Devices And Active Controlling Of Vehicle (AREA)
  • Electroluminescent Light Sources (AREA)
  • Chemical And Physical Treatments For Wood And The Like (AREA)
  • Forging (AREA)
  • Communication Control (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は確認システムに関するもので、トランスミッタ
（送信器）、インターロゲータ（検索器）またはデコー
ダと称される第１ユニツトによって、レスポンダ（応答
器）またはトランスポンダと称される第２ユニツトの１
個または複数個のユニットを確認するようにしている。
本明細書の目的において、この第１ユニツトをインター
ロゲータとして称して、このインターロゲータによって
成るレンジ（例えば１メータ）に亘って信号を送イキ°
すると共に、このレンジ内に存在する第２ユニツトによ
って発生された信号を検出し得るように作動する。
また、本明細の目的においては、このｆＪ２のユニット
をトランスポンダと称し、このトランスポンダによって
インターロゲータによりて発生させた信号を検出すると
共に、この検出動作に応答してインターロゲータによる
受信用の信号を発生する。
このような確認システムは周知であり、一般にアクセス
コントロールシステム、動物の確認用、車輌確認用およ
び価値のある品物の確認や製造ライン上の部分的に組込
まれた物体の確認用として知られている。例えばアクセ
スコントロールシステムにおいては、インターロゲータ
をセキュリテドアの近傍に股［（Ｌ、このドアに近づこ
うとする人によって運搬されたタグの形態のトランスポ
ンダに対して検索する。
本願人の英国特許出願明細書、、％ＵＫ−Ａ−２１１２
６０７号には以下のような確認システムが開示されてい
る。即ち、このシステムでは、複数個のトランスポンダ
（この明細書中ではレスポンダと称している）の各々に
はそれぞれのトランスポンダに特徴ずけられているコー
ドを有しておシ、このコードを、トランスポンダによっ
てインターロゲータ信号（Ｓ））を受信したことに応答
して、キャリア信号（Ｓ２）の変調信号としてトランス
ポンダによ、って送信するので、この結果、インターロ
ゲータによってこのトランスポンダの存在を確認するこ
とができる。しかし、上述のシステムでは１個以上のト
ランスポンダを同時に認識するようなユーザの共通の要
求を満たすことは出来ない。このことは次のようなアク
セスコントロールシステムにおいても起り得るものであ
る。例えば、２人またはそれ以上の人で、トランスポン
ダ信号によってコントロールされたドアの近傍に近接し
て一緒に近づいて来た時、または、自動供給システムに
多数の牛が混み合って接近した場合、または数個の物品
が同時に移動用のパレットに装荷された場合である。
従って、本発明の第１の目的は、インターロゲータおよ
び複数個のトランスポンダを具え、送信手段（ＴＸｚ）
を有するインターロゲータによってインターロゲーショ
ン（質問）信号を送信し、受信手段（３０）を有するト
ランスポンダによってこのインターロゲーシ欝ン信号を
受信すると共に、このインターロゲーション信号の受信
に応答して第１コード化確認信号を有する応答信号を送
信する手段（５０、ｔｔ４）を設け、この応答信号を受
信すると共にチェックする手段（ＲＸ１）および、イン
ターロゲータに同時にオーバーラツプして到来する異っ
たトランスポンダからの応答信号間の問題点を解決、す
るための手段（ＪＯ）を更に設けたことを特徴とする確
認システムを提供することである。
インターロゲーシ璽ンシステムの一実ｍ　測方法によれ
ば、このインターロゲータによって変調されていない連
続波を送信し、これをトランスポンダで検出する。この
検出動作に２答してトランスポンダ内の回路によって、
メモリストアからこのトランスポンダを特徴づけたコー
ドデータを自動的に回復するように構成する。このコー
ドデータをトランスポンダから送信された信号で変調す
ると共にインターロゲータによって検出する。このコー
ドデータは予め決められた長さおよびデータフォーマッ
トを有しており、インターロゲータによってこのデータ
中に存在するエラーコレクション（補正）インフオーメ
ーシオン等を検出することによって有効な信号がトラン
スポンダよシ受信されたか、またはトランスポンダから
の信号は同時に送信している他のトランスポンダから例
えば妨害されていないかどうかを確認する。いずれの場
合でもインターロゲータによって、受信され、且つ記憶
したデータとトランスポンダで比較される信号を再び送
信するようにする。もし、一致が達成されると、このト
ランスポンダはスイッチをオフし、これによってインタ
ーロゲータに信号を送給して確認されたことを伝える。
しかし乍ら、信号の妨害のために、トランスポンダに一
致が起らないと、トランスポンダは有効な信号がインタ
ーロゲータによって検出されるまで送（μし続けるよう
になる。
本発明システムの他のモードによれば、インターロゲー
タによってこれのレンジ内のトランスポンダを指定する
ことができ、これは特定のトランスポンダの確認コード
で変調された信号を送信することによるものである。こ
のレンジ内のすべてのトランスポンダはデータを受信す
ると共に１受（’したデータと記憶されているデータと
を比較する。一致が達成された場合にはトランスポンダ
によって了解信号が送信され、インストラクションレジ
スタをセットアツプしてインターロゲータからの更にイ
ンストラクションを受けるようにし、次にパワーダウン
コンディションに切換えられる。若し、一致が得られな
いならば、トランスポンダは静止（沈黙）状態となって
いる。
また、本システムの他の動作モードによれば、トランス
ポンダに変更すべきデータの数ページを包含させること
ができる。この場合、一旦、トランスポンダが指定オペ
レーション （ｐｏｌｌｉｎｇ　ｏｐｅｒａｔｉｏｎ　）に！−，て
別ノインストラクションの為にセクトアップされると、
新たなデータがインターロゲータよりページ毎に送信さ
れ元のデータを更新するようになる、各ページがトラン
スポンダ洗よって受信されると、このトランスポンダに
よってデータをインターロゲータに再び送信され、ここ
で、補正用に送信された元のデータでチェックを受ける
ようになる。
前述したこれらすべての動作モードより明らかなように
、インターロゲータまたはトランスポンダによって受信
されたデータをチェックするに当り、補正のためにチェ
ックされる処の元の送信器へインフォーメーションを再
送信して戻すチェック方法の考え方は、重要なオペレー
ションであυ、これによって動作モードの稼動を正確な
ものとする。
本発明の他の目的によれば、インターロゲータと、複数
個のトランスポンダを具え、これらトランスポンダの各
々によってこれ自身にとって独特な第１コード化確ｇＨ
号をそれの中に記憶し、インターロゲータによるインタ
ーロゲーンヨン（質問動作）に応答して、各トランスポ
ンダからこの第１コード化確認信号が送信されるような
確認システムにおいて、このインターロゲータに第１硲
認俳号を受信してチェックする手段と、第１または第２
確認信号を応答に際してトランスポンダに送信する手段
（ＴＸ１）とを設け、このトランスポンダにインターロ
ゲータ手段から受信した応答信号を検査すると共に確認
の結果に応じてアクションの予め決められたコースを取
るプロセッサ手段を設けたことを特徴とするシステムを
提供することである。
この場合、このようなオペレーションはリアルタイムに
行われ、トランスポンダがデータを送信している間に、
インターロゲータによってデータをトランスポンダ罠戻
すような“エコー動作”し、トランスポンダによって送
信されているデータでこのデータをチェックすることが
できる。このことは問題点オペレーションの原因となる
もので、この問題点をスピーディに解決してすべてのト
ランスポンダを確認することができる。
また本発明の確認システムによれば、インターロゲータ
および複数個のトランスポンダを具え、これらトランス
ポンダの各々は、自己に特有の第１フード化確認信号を
記憶したシステムにおいて、このインターロゲータに選
択されたトランスポンダに対して特有の第２コード化確
認信号をインターロゲータの送信手段（ＴＸ１）へ送信
し、この送信はトランスポンダからの送信とは別個に行
われ、各トランスポンダには受信した第２信号を検査す
る手段を設け、この第２信号とトランスポンダによって
記憶されている第１コード化確認信号との間で一致が起
った場合に１このトランスポンダによって了解信号を送
信するように構成することを特徴とする。
従って、本発明によれば、インターロゲータによってト
ランスデユーサを指定することができると共に、トラン
スポンダによってインターロゲータによシ送信された情
報を確認した場合に、インスドラクンヨンレジスタをセ
ットアツプしてインターロゲータから更に別のインスト
ラクションにはトランスポンダのメモリストア内のデー
タの書換えが含まれており、このデータに複数のページ
が含まれている場合に、これらページをンーケンス順序
に従ってトランスポンダによ）送信することができ、ト
ランスポンダにより受信された時に各ページをインター
ロゲータに再び送信することによって、インターロゲー
タにより補正用に最初に送られたデータと比較されるよ
うになる。
また、本発明によれば、インターロゲータと複数個のト
ランスポンダとを具え、このインターロゲータの送信手
段（ＴＸ１）には位相変調手段が設けられ、この変調手
段によってデータをキャリア信号に変調し、各トランス
ポンダにフェーズロックループを有するインターロゲー
夕信号を検出する手段を設けてこのインターロゲータ信
号を復調してキャリア（２号で変調されたデータおよび
インターロゲータ信号から取出されたチェック信号（Ｃ
ＬＯＣＫ）を表わすデータ信号（ＤＡＴＡ）を供給し、
更に、トランスポンダにインターロゲータ信号を積分す
る手段を設けて、連続したキャリア検出信号を供給し、
このトランスポンダはこのキャリア検出（ｉ号に応答し
てパワーを以下のように切換える確認システムを特徴と
するものである。この状態とは、トランスポンダの選択
された部分のみが動作しているようなパワーダウン条件
の下でトランスポンダが十分に作動する状態を意味する
。
データを送給するために同相で変調された連続的なキャ
リア信号を供給することによる利点は、このキャリア信
号がいずれの期間においてもゼロ値ではないことである
。このことは、例えば振幅変調システムと比較し得るも
のであり、このシステムではこのキャリア信号の像幅は
、データ変調、インターフエアレンス、またはインター
ロゲーションフィールドにおケルトランスポンダの移動
による効果によってキャリア信号が適切釦検出されなく
なるようなレベルまで減衰されるようになる。このよう
な構成によって以下のような利点がもたらされるように
なる。
即ち、トランスポンダの回路を静止状態からスイッチ・
オンさせるための連続的々キャリア検出信号は常に正の
値を有すると共に、キャリア信号が存在しないとゼロ状
態とならない利点がある。この状態においては、トラン
スポンダの回路はパワーダウン状態となると共に、この
回路の正しい動作が干渉されないようになる。
以下、図面を参照し乍ら本発明を詳述する。
第１図には、インターロゲータからトランスポンダへお
よびトランスポンダからインターロゲータへ送信された
データのメツセージ構造が図示されている。このメツセ
ージエリアは一般に６４〜１２８ビツトで構成されてお
り、データおよびエラーコレクンョンビットを含んだバ
イトに分割されている。このコントロールエリアは一般
に１バイトの情報が含まれておＱ、これは、トランスポ
ンダによってインターロゲータからインストラクション
を受は入れるために用いられる（”アップリングと称す
）。このインストラクションエリアは、インターロゲー
タと連絡する場合（″ダウンリングと称す）に、トラン
スポンダによって使用されるものではなく、ブランク（
即ち、すべて″０′＋パリティ）として送信するもので
ある。同期ワードを用いて各場合におけるメツセージの
開始を規定すると共に、トランスポンダ内の復調器およ
びインターロゲータユニットヲセットして正しい位相の
データを発生させる。
第２図を参照し乍ら、インターロゲータを説明すると、
これには、コントロールユニット１θが設けられている
。このユニット１０には、コンパレータロジック１２、
出力データレジスタ１４、メインメモリ１６、ＣＰＵ７
，９および入力データレジスタ２０が設けられている。
このインターロゲータには、トランスミッタＴＸＪおよ
びＲＸ７が設けられている。このトランスミッタＴＸＪ
にはソース２２より１３２ＫＨｚの信号が供給される。
この信号はインターロゲーション・信号として作用する
と共に、通常の状態では変調されていない連続波信号で
あり、この信号はインターロゲータの周りの約１ｍの範
囲でトランスポンダによって検出し得るものである。
成る状態においては、データを送信器Ｔ　Ｘ　Ｊから送
信することができ、この場合、データをコントロールユ
ニット１０の出力データレジスタ１４から送信器ＴＸｌ
へ送給する。この送信器ＴＸＪには従来のタイプの位相
変調器が設けられており、これによって位相によってエ
ンコードされた信号をキャリア信号で変調する。受信器
ＲＸＪを６６　Ｋ　Ｈｚの周波数に同調させるように設
置し、これには従来のタイプの位相変調器を設け、この
受信器ＲＸＪによって受（ｇ　したキャリア信号によっ
て搬送されたデータを復調している。このようなデータ
をデータ入力パソファ２θカラコンパレータユニツト１
２へ供給して予め決められた動作を行なう。
第３図を参照し乍らトランスポンダ回路の実施例を説明
する。
このトランスポンダ回路にけ受信器３０が設けられてお
り、この受信器３０にはフェライトコアによるインダク
タＬノとチューニングコンデンサＣノとが設けられてい
る。これらは１３２ＫＨｚの中、Ｓ周波数を有する並列
共撮回路を形成するように設計されている。この回路は
、インターロゲータによってトランスポンダへ送信され
た信号を、このトランスポンダがインターロゲータに誘
導的に結合した時に受信するようになる。コンデンサＣ
２は受信器３０を増幅器３２に交流結合させると共に、
この増幅器３２によって電圧ゲインが与えられる。この
増幅器によって信号を増幅してこれの出力端子に約２５
０ミリボルト（ピーク・ピーク値）のロジックレベル信
号を発生させる。この信号はトランスポンダ回路の次段
でのトランジスタ回路を十分に減衰させることができる
。このトランジスタ回路の次段には復調器３４が設けら
れている。これには位相感応検出器が設けられており、
この検出器は、第４図に詳しく示されている。この検出
器は、インターロゲータによフてトランスポンダへ送信
された位相によるエンコード信号を復調するものである
。第４図を参照し乍らこの復調器を説明する。これには
、位相比較器４２を有するフェーズロックループ４０と
、フィルタ４４と、従来の方法で構成された電圧制御型
発振器４６が設けられている。
この結果、位相比較器４２の出力電圧■。を入力として
電圧制御型発振器４６に供給する。この発掘器によって
、通常入力周波数の１３２Ｋ　Ｈｚに等しい周波数で信
号Ｆ′を供給する。
この周波数は入力信号に対して位相差で９００となるよ
うに調整することができる。これはフェーズロックルー
プの良く知られた理論によって行われるもので、これに
よって入力信号に存在する被変調イぎ号が含まれた復調
された信号ｖｏを供給するようになる。信号Ｖ。全フィ
ルタ４４を介して復調回路４８に供給し、この回路４８
には図示のようにエクスクル−シブＯＲゲート（排他的
ＯＲゲート）が設けられている。
入力信号ＩＮをこのＯＲゲートの他方の入力に供給子る
。従って、このＯＲゲートによって変調イき号を除去す
るように作動させると共に出力端子のみにキャリア信号
を供給するようにする。
このキャリア信号を信号Ｃとして表わすと共に、これを
基準クロック信号Ｃを供給し得るように用いる。
入力信号ＩＮを増幅器４７を介して出力端子ＤＩへ供給
して、抵抗ＲノとコンデンサＣ３を有する外部積分器３
８によって積分する。この積分器の出力をピンＤ２で復
調器に接続し、この復楯器のバッファ段４９によってこ
のピンＤ２の信号を調整してビンＤ３にクリーンロジッ
ク信号を発生させる。これを入力ビンＣＤを介してＣＰ
Ｕ５０へ接続してキャリア検出イπ号として看過するこ
とができる。
セントラルプロセシングユニットを第５図に詳細に示す
。このユニットには、Ｆ号データ／アドレスバス５４に
接続されたデータレジスタ５２が設けら、れ、このパス
５４には、図示したＣＰＵユニットの残余のユニットが
接続されている。これらユニットには、計数レジスタＣ
０ＵＮＴ５３、アキュムレータ５６、第２レジスタ６０
と演算ｃ７ジツクユニツト６２のそれぞれの人力に接続
された第２レジスタ６０と、これの出力をパス５４に接
続し、インストラクンジンレジスタ６４、プログラムカ
ウンタ６６、ランダムアクセスメモリアドレスユニット
６９、ＲＡＭｙＯ１ＲＯＭアドレスユニット７２および
出力がパス５４に接続されたＲＯＭｙ４が設けられてい
る。データ出力パツファ７６を設ける。このセントラル
ブロセンングユニットヲＣＭＯＳシングルチップとして
形成して、積分オツシレータ回路を有する。この動作周
波数を外部セラミック共損エレメントＸ１によって決定
する。この周波数は約２．５　Ｍ　Ｈｚの共振周波数を
有するように選定される。ＣＰＵの機能はトランスポン
ダの動作を制御するが、このデバイスは受信器３０によ
って検出された信号が存在しかい場合に完全に受動的で
ある。インストラクションおよびデータをＲＯＭおよび
ＣＰＵのＲＡ　Ｍに保持する。これによってトランスポ
ンダの動作に影響を与えると共に、トランスポンダによ
ってインターロゲータに自己の確認を行ない得るようＫ
なる。またトランスポンダはインターロゲータが特定の
ものにメツセージを送１角を何時性なっているかを認識
できる。このＣＰＵユニットの動作の精密な方法につい
ては後述する精密な動作を参照し乍ら説明する。
ＣＰＵは入力ビンＣＤおよびＤＩの復調器かう入カパツ
ファ５２への信号を受信する。計数レジスタ５３は入力
ビンＩＮのクロック信号を受信するようになる。ＣＤを
キャリア検出信号として看過することができ、この他゛
号はキャリア信号が存在する時に「ハイ」となり、ＤＩ
は位相エンコード受信信号から得られた復調されたデー
タであり、更にＩＮはキャリア俳号周波数クロック用の
入力でおる。キャリア信号サイクルをカウント（計数）
レジスタ５３の手段によってＣＰＵで計数する。これは
アクブカクンタでお５．ＣＰＵに対してオーバーフロー
信号を発生し、このＣＰＵは入力キャリア周波数の子め
決められた係数で分割した周波数に同期している。この
結果、ＣＰＵによって、次のようなことが起る。即ち、
これらのことは、ＣＰＵの局部内部クロックよシむしろ
入力キャリア周波数に同期したものであｐ、このクロッ
クの周波数はセラミック共振エレメントＸ７によって決
定されるものである。ＣＰＵによってデイバイダ８０お
よび変調器８２を制御するようにする。このデイバイタ
８０は復調器３４の出力端子ｃＫ存在しているクロック
信号を２で分割する回路である。このデイパイタによっ
てインターロゲータ信号の半分である杏仁・送キャリア
信号を出力する。この分割動作は、入力ビンＲのロジッ
ク信号によって実行または停止することができ、このビ
ンＲ４−ＣＰＵの出力ビンＥｎに接続する。
インターロゲータ信号に関連したトランスポンダの伝送
信号を有することによって、位相一致（コヒーレント）
信号が得られる利点がある。
これはインクーロゲータ４８号と一致するものである。
このことは、インターロゲーションイｊ号に存在する位
相変動、ジッダ等がトランスポンダ信号にも存在するこ
とを意味し、これによってインターロゲーション回路に
おける同期動作を確保し、この回路によってトランスポ
ンダによって送信された信号を受信するようにする。
沢山のトランスポンダが存在する場合に、これらの送信
周波数が僅か乍ら相違していた場合に、インターロゲー
タは種々のトランスポンダ信号と同期を取る場合に困難
を生じてしまうために以上のことは重要なことである。
しかし乍ら、すべてのトランスポンダによって送信され
る信号のすべてがインターロゲータ信号と厳密に位相一
致しているならば、このような問題は回避できる。また
、このような問題は、極めて多くの連続したデータビッ
トをトランスポンダによって送信される場合にその特性
上からして大きな問題となる。。
上述したように、キャリア信号サイクルをレジスタＣ０
ＵＮＴで計数する。この計数動作はＣＰＵ内のロジック
によって行われると共に、レジスタＣ０ＵＮＴによりて
入力キャリア信号の１６サイクル分を累積するようにす
る。このレジスタが１６までカウントアツプする毎に、
リセットされ、これによって出力バッファ７６に供給す
べき出力周波数が得られる。伝送すべきＲＡＭ７０から
のデータをＲＯＭ７４に記憶されたサブルーチンに従９
てレジスタＣ０ＵＮＴによって決定されるレート（速度
）でバク７７７６へ送給する。従って、８２５０とット
／称のデータ伝送速度が出力バッファＤＯに存在する。
入力信号に同期した出力バクファレートを持つことＫよ
る利点としては、前述したように出力信号が入力信号に
同期することである。この出力信号Ｄｏを変調器８２へ
供給する。
この復調器８２には２入力端子を有するエクスルーシブ
（排他的）ＯＲｏシックゲートが設けられており、これ
の一方の入力端子をデイバイダ８０に接続し、他方の入
力端子をＣＰＵのデータ出力バッファに供給する。この
回路の機能は、１８０°位相変調した出力信号を発生さ
せることで、この４ｚ号はＣＰＵの出力信号ＤＯに甲わ
れるロジック信号によってＯおよび１８０′″との間を
切換えられる。この位相角は非変調入力信号に対して測
定される。変調回路は、採用した簡単な変調器メソドを
考慮して明らかに簡単なものである。送信器８４にはフ
ェライトコアのインダクタＬ２およびコンデンサＣＪ　
、Ｃｓが設けられてお、ａ、６６　Ｋ　Ｈｚ　ｃｒ）中
心周波数を有する共振回路を形成するように設計されて
いる。この周波数は、受信器の中心周波数の半分に等し
いものである。この回路によってインターロゲータによ
って検出すべき信号の伝送用の手段を有するトランスポ
ンダを提供するようにする。この回路はインダクタＬ２
間の電圧を発生するように設計され、この電圧の大きさ
はバッテリ８６から得られる供給電圧の約４倍である。
バッテリ８６は定格開放電圧２．９５Ｖを有するリチウ
ム電池である。このバッテリ８６によってトランスポン
ダにより要求された静止Ｗ力が供給され、これはＲＡＭ
７６のデータ用の入力信号が存在しない場合で、増幅器
３２、復調器３４用である。このＣＰＵは通常、パワー
ダウンコンディションであるが、復調器３４によって供
給されたキャリア検出信号ＣＤの存在を検出した時に、
このＣＰＵの内部回路をスイッチオンするように作動す
る。このことはＣＰＵの内部の祷雑な論理構造によって
行われ、これによりＣＤ入力を継続的にモニタし、ＣＰ
Ｕの回路の主要セクション、特に外部セラミック共振エ
レメントＸ１と組合わされたクロック回路のすべてが完
全に静止（スタテック）の場合にＣＰＵはパワーダウン
コンディションとなる。
ＣＰＵ入力で検出されたアクティブ信号によってこのＣ
ＰＵは静止状態からその動作を再開するようになる。
トランスポンダで受信されたキャリア信号の位相変調の
観点よシ、例えば振幅変調信号において発生したような
伝送におけるギャップが存在しないことは明らかである
。従つて、キャリア検出信号ＣＤが連続的に存在すると
共に、このトランスポンダがパワーダウンコンディショ
ンになる事故のリスクは存在しないようになる。
増幅器３２、復調器３４、デイパイダ８０および変調器
８２を１個もしくは可能ならば２個の標準的なＣＭＯ８
集積回路に組込むことができる。ＣＰＵの上述と同一の
集積回路に組込むこともでき、これによってシングルシ
リコンテツブが得られるようになる。
１」−り二二 第６〜１１図にはインターロゲータおよびトランスポン
ダの動作モードが開示されている。
第６図を参照し乍ら、第１の動作モードを説明する。イ
ンターロゲータの送信器ＴＸＩＫよって、スタンバイモ
ードにおいて、１３２に１−１ｚの周波数の非変調キャ
リア信号を送信する。１台またはそれ以上のトランスポ
ンダがこれから約１ｍの有効レンジに亘って延在するボ
リューム（立位）内に存在する場合、このトランスポン
ダにより上述の非変調信号を検出する。第３図に示すよ
うに、この非変調信号を復調器３４で検出し、ＣＰＵ０
入力パツフア５２ヘキヤリア検出信号を供給する。この
ＣＰＵのロジックを適切に設計することによって、ＣＤ
入力ビンの信号を常時モニタするようにし、このビンで
入力キャリア信号の存在を検出した時に、レジスタＣ０
ＵＮＴのＩＮビンのキャリア信号のサイクルを計数開始
する。このＣＰＵによってフェーズロックループ復調器
が出力バッファ７６の出力ＤＢからの信号Ｅによってイ
ネーブル状態となる。変調されていない入力キャリア信
号を検出し、従って入力データが入力ＤＩに存在しない
ことをＣＰＵが検出することによって動作のサブルーチ
ンを変化するようになる。このサブルーチンには、ＣＰ
Ｕによって確認のだめのデータをＲＡＭｖｏから送信す
るようになる。
このデータをＲＡＭ７０のＰＡＧＥＯＫ記憶する。この
データは、レジスタＣ０ＵＮＴによって供給されたデー
タ出力クロックに同期して一変に１ビツト送信され、こ
れは変調器８２で変調用に供される。
この動作モードにおいて、インターロゲータによって、
メツセージを検出する。このメツセージはトランスポン
ダから受信され、６６ＫＨｚの信号に変調されている。
この信号は受（ｐ器ＲＸＪで受信され、このＲＸＪに存
在する適当な復調器によって復調される（この復調器に
はフェーズロックループが設けられている）。インター
ロゲータによって受信されたデータの構成は、第１図に
図示されており、５ＹＮＣおよびＣＯＮ　Ｔ　ＲＯＪ、
情報を、ラダーバイトとして有している。インターロゲ
ータＣＰＵｘ８はメツセージ内の同期ワードを探索する
と共にこのインフォーメーションを１ビツト毎に処理す
るようになる。また、メツセージの最後に含まれたエラ
ープレクシモノ情報全検査すると共Ｋ、エラーの無いメ
ツセージを再肩成するようになる。エラーの無いメツセ
ージが従来のコンピュータ技術に従って組立てられるな
らば、このシステムは直ちに第７図に示したような第２
のオペレーションモードに切換えを行なう。トランスポ
ンダから複数サイクルの情報、例えば３サイクル分の情
報を受イμした後で、エラーの無いメツセージが組立て
られない場合には、不履行によって第２モードの動作に
戻るようになる。
第７図は、モード２オペレーシヨンを表示するフローチ
ャートである。このモードにおいて、インターロゲーク
の送信器ＴＸｚを変調してトランスポンダに戻ってすで
に受イキしたエラーコレクンヨンメッセージを繰返すよ
うになると共に、このメツセージをトランスポンダの動
作に同期してビット毎に繰返えすようになる。インスト
ラクンヨンワードが送信されず、トランスポンダを以下
のように構成する。即ち、トランスポンダに記憶された
データの正規に同期した繰返しデータを受信した場合に
、インターロゲータから受信したエラー補正メツセージ
の最後においてトランスポンダ中の送イ言器回路をスイ
ッチオフするように構成する。
従やて、この動作モードにおいて、送信器はデータ入力
バッファ２０内の情報を受信し、ＣＰＵ１８によってこ
の情報を出力バノファ１４に送信するように構成する。
このバッフ７内では送信器ＴＸｚのキャリア信号を変調
するためにこれを用いる。このキャリア信号をトランス
ポンダに送信する。送イ＝器によって、それの確認信号
が送信された時に、ＲＯＭに記憶されたそれの内部プロ
グラムによって決定されるように、送信器をプログラム
してインターロゲータから送信された確認信号のリピー
トメツセージを受（μするようにする。送信された信号
および受信された信号をレジスタ５６　、５Ｂ　。
６ｏおよびＡＬＵ　１５　、？によって比較し、“一致
”が得られると、信号が発生されてＣＰ　Ｕをスイッチ
オフすると共に、）ランスボンダの残余の回路をスイッ
チオフする。これによってインターロゲータを受信した
確認信号が正しいものであると認識させる。この理由は
、このインターロゲータは特定の時間に更に確認信号を
受信せず、従ってトランスポンダが確認されると共にパ
ワーダウンコンデイシブンになるからである。
システムが不履行によってこのモードに戻って来た場合
は、コンピュータ１８がインターロゲータの受信器ＲＸ
Ｊによってコンピュータに送給したデータからエラー無
しメツセージを組立てることができなかった理由による
ものである。このような状態は高いノイズ環境の下で起
るものであるが、１台以上のトランスポンダのインター
ロゲーシ璽ンフィールド中に存在することによって生じ
る方が多い。この場合、コンピュータ１８によって送信
器ＴＸＪはトランスポンダに戻ってビット毎に受信器Ｒ
ＸＪで検出したインフォメーションを繰返えずようにな
る。
あるトランスポンダがインターロゲータ用信号をすべて
同時に受けた複数個のトランスポンダの１台の場合には
、データストリームのあるポイントにおいて、インター
ロゲータかう送信されトランスポンダによって受信され
た情報はトランスポンダによってインターロゲータに送
信されたものと同一な情報ではない。即ち、トランスポ
ンダは、１またはその逆を受信してゼロを送信すること
ができる。このような状態の下で、トランスポンダ内の
ＣＰＵを以下のように構成する。
即ち、メツセージの残シの分のデータメツセージの送信
を継続する。２サイクル期間だけメツセージを繰返す。
この２サイクル期間中に、いずれかの１ビツトポジシヨ
ンにおいて受信および送信されたインフォメーション間
に一致が見られなかった場合には、トランスポンダはデ
ータの伝送を直ちに停止するように設計されている。メ
ツセージ伝送サイクルをｎサイクル期間、待機して次に
伝送を再開する（ここでｎ”は１〜８までの数をランダ
ムに選択されたものである）。もし、複数個のトランス
ポンダから発生されたメツセージ間の問題点がこの伝送
の再開期間中にトランスポンダによって再び検出された
場合には、トランスポンダによる伝送を停止し、前述の
ようにランダム遅延が与えられるようになる。このよう
なプロセスは、問題のない状況が起るまで適当回数続行
される。このようなことがＣＰＵ５０およびコントロー
ルユニット１０によって達成される精密な方法は従来の
コンピュータ技術に従って行われるものである。
第７図に示したフローチャートの意味する処は、トラン
スポンダが問題点をクリアすると共に完全なメツセージ
の伝送に成功するので、これらトランスポンダは自動的
にスイッチオフされ、その結果、競合するタグの数をよ
り小さな数に減させることができると共に、スピードを
増大させ、これに併って残余の問題点をクリアすること
ができる。
第８図は、インターロゲータおよびトランスポンダ用の
フローチャートを示し、インターロゲータの送信器から
トランスポンダへの特殊なインストラクションを要求す
るモードである。
このモードにおいて、トランスポンダからの信号と同期
するための時期を行なうことなく、インターロゲータの
送信器によって同期ワードを送信できる。この同期ワー
ドはＣＰＴＪのサブルーチンによって認識されると共に
、トランスポンダ中のインストラクションレジスタ６４
をセットアツプするために用いられ、これによって処理
命令である別のワードを受信するようにする。ゼロのシ
ーケンスでない命令（コマンド）ワードの受信はトラン
スポンダ内の送信器を直ちにスイッチオフする機能であ
り、これけＣＰＵの出力ビンＥＮを介してデイパイダの
Ｒビンに適当なロジック信号を与えることによってデイ
バイダ８０のオペレーションを禁止すると共に、”受信
モード”にトランスポンダを設定することによシ実行さ
れる。このような伝送はインク−ロゲーションフィール
ド内のスヘてのトランスポンダによって受信されるので
、この場合、すべてのトランスポンダは静止となる。こ
のことが一度実行されると、インターロゲータ送信器は
、インターロゲーン富ンフィールド中のすべてのトラン
スポンダに対して、言忍識されたトランスポンダがイン
ターロケーションフィールド中に存在しているものと仮
定の上でこの認識されたトランスポンダを表わすデータ
信号全送信するようになる。換言すれば、複数個の認識
されたトランスポンダが存在するならば、これらの内の
１つを決めることができる。
ＣＰＵ５０を送信データと受信データとの間の正確な一
致を認識するために用いたような同じ方法において、同
じナブル−テンが規在用いられ、これによってインター
ロゲータの送信器から受信したデータを送信準備ができ
たトランスポンダのメモＩＪＰＡＧＥＯ中に保持された
データと腑和を収るようにする（しかし、この場合実際
には送信されない）。正確な一致の検出はトランスポン
ダ中の送信器のロックを外すために用いられるので、こ
の結果、次のサイクル中に、データがトランスポンダか
ら“ダウンリンク”のインターロゲータに伝送され、イ
ンターロゲータコンピュータに対して指定されたトラン
スポンダが実際に存在していることをｓｉ認する。この
指定されたトランスポンダは次に“聞く”モードに戻る
ようになる。
以上までの説明においては、例えば１２８ピツトのイン
フォメーションの１つのデータエリアでのみトランスポ
ンダの動作を考察していた（即ちＰＡＧＥ　ｏに包含さ
れたデータに相当する）。すべてのインターロゲーシコ
ン用に必要なインフォメーションより多くのインフォメ
ーションをトランスポンダ中に記憶することを他のユー
ザが望むこともある。このために、８ｇ９図に示したフ
ローチャートは追加のインフォメーションをトランスポ
ンダ中に保持した時のインターロゲータおよびトランス
ポンダの動作を表わすものである。
この追加のインフォメーションはＲＡＮｉ７６の更に３
枚のページＰＡ、（）Ｅｌ、２．３内のトランスポンダ
中に保持されるもので、これをインターロゲータ送信器
から受信した特殊なインストラクションによって伝送モ
ードに呼込む。
この特殊なインストラクションによって特定のトランス
ポンダをデーダストリームを送信することによって応答
させる。このトランスポンダは”指定”モード用に用い
られた確認回路によって認識されている。このデータス
トリームは要求に従って出来る限ｐ多くのページを有し
ている。インターロゲータ送信器は第７図に示したモー
ドと同様に、ビット毎に同期して受信された情報を繰返
して応答するようになる。このようなシーケンスの終期
において、トランスポンダは比較動作が成功すると”聞
く”モードに自動的に戻るようにする。
インターロゲータがインフォメーションのエラー無しス
トリームを検出できなかった場合には、特定のインスト
ラクションおよびＰ　ＡＧＥｏの内容を満足なシーケン
スが達成されるまで繰返すことによつてトランスポンダ
を呼出すことができる。
第１０図はプログラムモードのフローチャートを示し、
ここではトランスポンダがＰＡＧＥＯの９存の内容の繰
返しによって特定化できる（トランスポンダが最初にプ
ログラムされる前のケースのように、０のシリーズまた
は１と０とがランダムに現われたとしても特定化できる
）。トランスポンダは第７図に示したモード用と同じロ
ジックによって、”聞く”モードに戻るようになる。更
に、次のデータストリームサイクルの開始時において、
トランスポンダメモリの″書込み”オペレーションをイ
ネーブルできる。このサイクル中に、インターロゲーシ
ョン用の送信器によって特定のインストラクションコー
ドおよび新た々データストリームをビット毎にトランス
ポンダメモリ中の記憶部に送信する。このサイクル中に
、インターロゲータ送佛器はこの特定のインストラクシ
ョンコードおよび新しいデータをビット毎にトランスポ
ンダメモリ中に送信するようＫなる、 以下のワードサイクル中に、特定のインストラクション
コードを除去し、これによってトランスポンダがインタ
ーロゲータに戻ってこのメモリの新たな内容を繰返すよ
うになる。この内容によって、プログラミングが行われ
たことを確認する。このシーケンスの終期において、ト
ランスポンダは”聞く”モードに戻るようになる。
第９図に戻って考察すると、トランスポンダはすべての
インターロゲーション用に記憶されているインフォメー
ションよシ多くのインフォメーションを包含しておりこ
のインフォメーションを１つまたはそれ以上のサポート
ページに保持してお９、これらページは特定のインスト
ラクション（インターロゲータ送信器からの）によって
、送信モードに呼出すことができる。
８１１図のフローチャートはこれらサポートページに新
しいデータをどのようにして書込むかを示している。
新しいデータが特定のまたはすべての補助ページ中に入
力されるかを表わした特定のインストラクションバイト
によって先行されたＰ　ＡＧＥＯの既知の内容を繰返す
ことによってトランスポンダを確認した後で、インター
ロゲータ送信器によってデータストリームを送信する。
このストリームは追加のページの最初に入れるために必
要なものである。このシーケンスの終りにインターロゲ
ータ送信器は適切なインストラクションバイトをトラン
スポンダに送信するので、この結果、このシステムは第
９図に関連して記載した方法で作動すると共に、従って
トランスポンダは、寸度再度プログラムされたＰＡＧＥ
Ｏ内に包含されたメモリページのすべてにすべてのデー
タを繰返すようになる。
１つ以上の補助ページであるならば、これは新しいイン
ストラクション７（イトによって呼出されこれによって
トランスポンダが上述した方法で作動するが、異なった
ページへこれを与える点は異なる。
レジスタをＲＡＭ　　ＰＡＧＥ　Ｃ０ＵＮＴＥＲＫ設け
、これにＣＰＵによって最近に割当てられたページの数
を包含させる。このことは、インストラクシ曹ンレジス
タ６４中に保持されたインストラクションに従って利用
され、これによってＲＡＭ７０のどのページが処理され
ているかを決定できる。
【図面の簡単な説明】
第１図はインターロゲータおよびトランスポンダによっ
て送信されたデータのダイヤグラム、第２図は本発明に
よる確認システム用のインターロゲータの全体を示すブ
ロックダイヤグラム、 第３図はトランスポンダのブロックダイヤグラム、 第４図はトランスポンダの復詭器の更に詳細なブロック
ダイヤグラム、 第５図はトランスポンダのＣＰＵおよび更に詳細なブロ
ックダイヤグラム、 第６図〜１１図は種々の動作モードにおけるインターロ
ゲータおよびトランスポンダの動作のフローチャートで
ある。 １０・・・コントロールユニット、１６−°°メインメ
モリ、１８・・・ＣＰＵ、ｓｔ２・・・ソース、３０・
・・受信器、４８．８２・・・復調回路、５３・・・計
敬レジスタ５Ｂ、６２・・・演算ロジックユニット、７
０・・・ＲＡＭ、７４・・・ＲＯＭ、ｇｏ・・・デイバ
イダ。 出顧人代理人　弁理士　　鈴　　江　　武　　彦イ〉７
−″ｏゲ−７ 第Ａ０図 Ｙ５じスボ二７ 第Ｚ９図 ダニクーワタ１ノ　　　　　　Ｙラニス坏°ニア゛ヂ〉
７−ロゲゝタ　　　　　　Ｆラレス千゛；２゛ィ：／７
−ロ７”−７Ｌう＞く工°シ２ィ〉Ｚ−゛ロアー７　　
　　　　　　）うμ千°シフ′手続補正書（方式） １．事件の表示 特願昭６０−１８４３４５号 ２、発明の名称 確認システム ３、補正をする者 事件との関係　特許出願人 名称　セネルコ・リミテッド ４、代理人 昭和６０年１１月２６日 ６、補正の対象 適正な願書（代表者の氏名）１．−委一任状および７、
補正の内容　Ａ６鳩つ漣ソ （１）　　明細書の浄ＩＦ（内容に変更なし）。 （２）　　図面の浄書（内容に変更なし）。

Claims (1)

  1. 【特許請求の範囲】 （１）インターロゲータと複数個のトランスポンダとを
    具え、このインターロゲータに、インターロゲーション
    （質問）信号を送信する送信手段（ＴＸ＿１）が設けら
    れており、これらトランスポンダの各々にはこのインタ
    ーロゲーション信号を受信するための受信器手段（３０
    ）と、このインターロゲーション信号の受信に応答して
    第１コード化確認信号を有する応答信号を送信するよう
    に作動する手段（５０、８４）とが設けられている確認
    システムにおいて、前記インターロゲータに、前記応答
    信号を受信すると共にこれをチェックする手段（ＲＸ＿
    １）ならびに異なったトランスポンダからこのインター
    ロゲータに重なり合って到来した応答信号間の問題点を
    解決するための手段（１０）を設けたことを特徴とする
    確認システム。 （２）前記インターロゲータを受信した応答信号を再び
    送信するように構成し、各トランスポンダに、このよう
    な再送信された信号と前記第１コード化確認信号とを比
    較する手段（５６−６２）を設けたことを特徴とする特
    許請求の範囲第１項記載のシステム。 （３）前記トランスポンダ比較手段を、前記トランスポ
    ンダにより前記第１コード化確認信号を送信している間
    に前記再送信した確認信号とこの第１信号とを比較する
    ように構成したことを特徴とする特許請求の範囲第２項
    記載のシステム。 （４）前記再送信される信号と前記第１信号との間で一
    致が生じた場合に、このトランスポンダを、送信を停止
    するように構成し、更に不一致の場合に、このトランス
    ポンダを、連続して送信するように構成したことを特徴
    とする特許請求の範囲第２項ないし第３項のいずれか１
    項に記載のシステム。 （５）不一致が生じた場合に、このトランスポンダを、
    前記第１信号の送信を繰返す前にランダム可変時間期間
    だけ待機するように構成したことを特徴とする特許請求
    の範囲第４項記載のシステム。 （６）前記インターロゲータに、第２のコード化確認信
    号をこの第２信号を送信するように構成されたインター
    ロゲータ送信手段に送給するプロセッサ手段（１８）を
    設け、この信号の送信はトランスポンダによる送信とは
    独立して行ない、第２のコード化確認信号を選択された
    トランスポンダに対して独特なものとし、各トランスポ
    ンダに前記第２信号を検査するプロセッサ手段（５０）
    を設け、前記第２信号とトランスポンダに記憶された前
    記第１信号との間に一致が起った場合に、このトランス
    ポンダによって了解信号が送信されるようにしたことを
    特徴とする特許請求の範囲第１項記載のシステム。 （７）前記了解信号を受信したことに対応して、前記イ
    ンターロゲータによって第３のコード化された確認信号
    を送信するようにし、前記選択されたトランスポンダの
    前記プロセッサ手段によってトランスポンダに記憶した
    前記第１信号をこの第３信号と共に書込むと共にこの第
    ３信号を了解時に送信したことを特徴とする特許請求の
    範囲第６項記載のシステム。 （８）前記選択されたトランスポンダに複数のページを
    有するメモリ手段（７０）を設け、前記第１コード化確
    認信号を第１ページに記憶し、別のページに別のインフ
    ォーメーションを包含させると共に、前記インターロゲ
    ータによって前記トランスポンダの了解に応答し、１つ
    または一連の動作モードでデータをページ毎に送信する
    ことにより前記メモリ手段のページに記憶されたデータ
    を差替え、前記トランスポンダによってデータページの
    差替えに応答してこの了解のデータページの内容を送信
    するようにしたことを特徴とする特許請求の範囲第８項
    記載のシステム。 （９）前記インターロゲータ送信手段にデータをキャリ
    ア信号に変調する変調手段を設け、各トランスポンダに
    前記インターロゲータ信号を検出する手段（３４）を設
    け、この手段にはこのインターロゲータ信号を復調して
    前記キャリア信号で変調されたデータを表わすデータ信
    号（ＤＡＴＡ）を供給する復調器手段（４０）と、この
    インターロゲータ信号から取出したクロック信号（ＣＬ
    ＯＣＫ）を発生させる同期化手段と、前記キャリア信号
    を積分して連続したキャリア検出信号（ＣＤ）を供給す
    る手段（３８）とが設けられ、このキャリア検出信号に
    応答して、前記トランスポンダによって、これの選択さ
    れた部越のみが作動するパワーダウン状態からこのトラ
    ンスポンダが十分に作動するパワーオン状態に切換える
    ようにしたことを特徴とする特許請求の範囲第１項記載
    のシステム。 （１０）前記インターロゲータ送信器の変調手段は位相
    変調手段であると共に、前記トランスポンダ復調器手段
    に位相感応検出器を見えたことを特徴とする特許請求の
    範囲第９項記載のシステム。 （１１）前記トランスポンダの各々に、信号受信器（３
    ０）、復調手段（３４）、送信手段（８４）に結合した
    信号発生器（８０）、プロセス手段（５０）およびこの
    トランスポンダの動作を管理するメモリ手段（７０）と
    電力をトランスポンダに供給するバッテリ手段（８６）
    とを設け、このプロセス手段によって、インターロゲー
    ション（質問）信号の検出に感応して、前記復調器およ
    び発生器がトランスポンダの完全な動作のパワーオン状
    態に対して不作動となるパワーダウン状態から、このト
    ランスポンダを切換えたことを特徴とする特許請求の範
    囲第１項記載のシステム。 （１２）インターロゲータと複数個のトランスポンダを
    具え、これらトランスポンダの各々に、このトランスポ
    ンダに特有の第１コード化確認信号を記憶し、インター
    ロゲータによるインターロゲーションに応答して各トラ
    ンスポンダによってこの第１信号を送信する確認システ
    ムにおいて、前記インターロゲータに、前記第１確認信
    号を受信すると共にチェックする手段 （１０）と、この第１または第２確認信号を前記トラン
    スポンダに応答に際して送信する手段（ＴＸ＿１）とを
    設け、前記トランスポンダに、前記インターロゲータ手
    段から受信した応答信号を検査すると共にこのような確
    認の結果に応じて予め決められたアクションのコースを
    実行するプロセッサ手段（５０）を設けたことを特徴と
    する確認システム。 （１３）前記トランスポンダによって、前記応答信号を
    認識した際にこのトランスポンダ中に記憶された前記第
    １のコード化確認信号を具えてパワーダウン状態に切換
    えたことを特徴とする特許請求の範囲第１２項記載のシ
    ステム。 （１４）インターロゲータと、複数個のトランスポンダ
    を具えた確認システムにおいて、このインターロゲータ
    の送信手段（ＴＸ＿１）に、データをキャリア信号で変
    調させる位相変調手段を設け、各トランスポンダに、イ
    ンターロゲータ信号を検出し、位相感応検出器（４０）
    を具えた手段（３４）を設け、この位相感応検出器（４
    ０）によってインターロゲーション信号を復調して前記
    キャリア信号で変調されたデータおよびこのインターロ
    ゲータ信号から取出されたクロック信号（ＣＬＯＣＫ）
    を表わすデータ信号（ＤＡＴＡ）を供給するようにし、
    更に前記インターロゲータ信号を積分して連続したキャ
    リア検出信号（ＣＤ）を供給する手段を前記トランスポ
    ンダに設け、このトランスポンダを前記キャリア検出信
    号に応答してパワーダウン状態に切換え、この状態では
    、トランスポンダの選択された部分のみが作動するパワ
    ーダウン状態からトランスポンダが十分に作動するよう
    にしたことを特徴とする確認システム。 （１５）前記トランスポンダにこれの動作を管理するた
    めのプロセッサ手段（５０）を設け、前記キャリア検出
    信号の検出に応答してこのプロセッサ手段によって前記
    フェーズロックループをスイッチ・オンするための信号
    を供給したことを特徴とする特許請求の範囲第１４項記
    載のシステム。 （１６）前記クロック信号（ＣＬＯＣＫ）を受信し得る
    ように結合され、送信器手段（８４）に接続されたドラ
    イバ（８３）を有する信号発生手段を前記トランスポン
    ダに設け、前記トランスポンダのプロセッサ手段によっ
    てこれより信号を送信したい時に前記ドライバをスイッ
    チオンしたことを特徴とする特許請求の範囲第１４項記
    載のシステム。
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