JP2733374B2 - メモリモジュールのデータ秘匿装置 - Google Patents
メモリモジュールのデータ秘匿装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電磁誘導結合されるリーダ・ライターから
のアクセスに応じて内蔵した不揮発性メモリに対するデ
ータの書込み又は読出しを行うメモリモジュールのデー
タ秘匿装置に関する。
のアクセスに応じて内蔵した不揮発性メモリに対するデ
ータの書込み又は読出しを行うメモリモジュールのデー
タ秘匿装置に関する。
［従来の技術］ 従来この種のメモリモジュールとしては、例えば特開
平１−184781号のメモリパッケージシテムが知られてい
る。
平１−184781号のメモリパッケージシテムが知られてい
る。
このメモリパッケージシステムにあっては、第６図に
示すように、リーダ・ライター12のコイル14に対しメモ
リモジュール10に設けたコイル16を近接させることで、
電磁誘導結合により周波数変調されたアクセス情報をメ
モリモジュール10の制御回路18に送り、同時にコイル16
の信号を整流回路22で整流して電源電圧Vccを作り出
し、E2ROM等の不揮発性メモリ20のリードアクセス又は
ライトアクセスを行う。
示すように、リーダ・ライター12のコイル14に対しメモ
リモジュール10に設けたコイル16を近接させることで、
電磁誘導結合により周波数変調されたアクセス情報をメ
モリモジュール10の制御回路18に送り、同時にコイル16
の信号を整流回路22で整流して電源電圧Vccを作り出
し、E2ROM等の不揮発性メモリ20のリードアクセス又は
ライトアクセスを行う。
例えばリードアクセス時には、制御回路18は不揮発性
メモリ20に対しチップセレクト信号CSを送って作動状態
とし、続いてシフトクロック信号SKに同期してリードコ
マンド及びリードアドレスで成る読出制御データDIを送
り、不揮発性メモリ20の指定アドレスから読出された読
出データDOを１ビットずつ受けて周波数変調した後にリ
ーダ・ライター12側に送信する。
メモリ20に対しチップセレクト信号CSを送って作動状態
とし、続いてシフトクロック信号SKに同期してリードコ
マンド及びリードアドレスで成る読出制御データDIを送
り、不揮発性メモリ20の指定アドレスから読出された読
出データDOを１ビットずつ受けて周波数変調した後にリ
ーダ・ライター12側に送信する。
この点は、ライトアクセスについても同様であり、制
御回路18からライトコマンド及びアドレスに加えてライ
トデータを書込制御データDIとして不揮発性メモリ20に
送出する。
御回路18からライトコマンド及びアドレスに加えてライ
トデータを書込制御データDIとして不揮発性メモリ20に
送出する。
［課題を解決するための手段］ しかしながら、このような従来のメモリモジュールに
あっては、リーダ・ライター12からのアクセスに対し不
揮発性メモリ20のリード又はライトに関しては特別な秘
匿は行われておらず、リーダ・ライター20のパワーオン
・スタートで直接、メモリモジュール10の読出し又は書
込みが自由にできる。
あっては、リーダ・ライター12からのアクセスに対し不
揮発性メモリ20のリード又はライトに関しては特別な秘
匿は行われておらず、リーダ・ライター20のパワーオン
・スタートで直接、メモリモジュール10の読出し又は書
込みが自由にできる。
しかし、この種のメモリモジュールは、例えばキャシ
ュレスシステムで支払金額の口座自動引落しを行うデー
タキャリア或いはICカードとしての使用が予定されてお
り、不正利用を防止するためにメモリアクセスに対し何
らかの秘匿対策を講じなければならないという問題があ
った。
ュレスシステムで支払金額の口座自動引落しを行うデー
タキャリア或いはICカードとしての使用が予定されてお
り、不正利用を防止するためにメモリアクセスに対し何
らかの秘匿対策を講じなければならないという問題があ
った。
本発明は、このような従来の問題点に鑑みてなされた
もので、リーダ・ライターのパワーオン・スタート時の
最初のアクセス情報を利用した秘匿解除制御によりメモ
リモジュールを不正使用から保護できるようにしたメモ
リモジュールのデータ秘匿装置を提供することを目的と
する。
もので、リーダ・ライターのパワーオン・スタート時の
最初のアクセス情報を利用した秘匿解除制御によりメモ
リモジュールを不正使用から保護できるようにしたメモ
リモジュールのデータ秘匿装置を提供することを目的と
する。
［課題を解決するための手段］ この目的を達成するため本発明によるメモリモジュー
ルのデータ秘匿装置にあっては次のように構成する。
尚、実施例図面中の符号を併せて示す。
ルのデータ秘匿装置にあっては次のように構成する。
尚、実施例図面中の符号を併せて示す。
まず本発明は、リーダ・ライター12に電磁誘導結合さ
れ、リーダ・ライター12からのアクセスに応じて内蔵し
た不揮発性メモリ20に対する書込み又は読出しを行うメ
モリモジュール10のデータ秘匿装置を対象とする。
れ、リーダ・ライター12からのアクセスに応じて内蔵し
た不揮発性メモリ20に対する書込み又は読出しを行うメ
モリモジュール10のデータ秘匿装置を対象とする。
このようなデータ秘匿装置として本発明にあっては、
リーダ・ライター12の電源投入後に最初に送出されたリ
ードコマンド（0110）、アドレス（A0〜A5）及び予め定
めた第１の秘匿解除データD63〜D0（例えばオール０）
でなる所定ビット長の秘匿解除要求情報を格納する第１
のシフトレジスタ24と、秘匿解除要求情報のリードコマ
ンド及びアドレスを固定的に格納すると共に、秘匿解除
要求情報のリードコマンド及びアドレスに基づいて不揮
発性メモリ20から読出された第２の秘匿解除データを格
納し、固定情報と読出情報でなる秘匿解除応答情報を生
成する第２のシフトレジスタ26と、第１のシフトレジス
タ24の秘匿解除要求情報と第２のシフトレジスタ26の秘
匿解除応答情報との一致、不一致を判別する比較回路28
と、秘匿解除要求情報のビット数を計数するカウンタ30
と、カウンタ30で秘匿解除情報のビット長に一致する計
数出力が得られ、且つ比較回路28から一致出力が得られ
た時に不揮発性メモリ20の読出データの送出禁止を電源
がオフされるまで解除し、比較回路28の一致出力が得ら
れなかった時には読出データ送出禁止を維持する秘匿解
除手段（32,34）とを設け、第２の秘匿解除データは不
揮発性メモリにリードコマンド及びアドレスが与えられ
たとき、第１の秘匿解除データに同期して読出されるこ
とを特徴とする。
リーダ・ライター12の電源投入後に最初に送出されたリ
ードコマンド（0110）、アドレス（A0〜A5）及び予め定
めた第１の秘匿解除データD63〜D0（例えばオール０）
でなる所定ビット長の秘匿解除要求情報を格納する第１
のシフトレジスタ24と、秘匿解除要求情報のリードコマ
ンド及びアドレスを固定的に格納すると共に、秘匿解除
要求情報のリードコマンド及びアドレスに基づいて不揮
発性メモリ20から読出された第２の秘匿解除データを格
納し、固定情報と読出情報でなる秘匿解除応答情報を生
成する第２のシフトレジスタ26と、第１のシフトレジス
タ24の秘匿解除要求情報と第２のシフトレジスタ26の秘
匿解除応答情報との一致、不一致を判別する比較回路28
と、秘匿解除要求情報のビット数を計数するカウンタ30
と、カウンタ30で秘匿解除情報のビット長に一致する計
数出力が得られ、且つ比較回路28から一致出力が得られ
た時に不揮発性メモリ20の読出データの送出禁止を電源
がオフされるまで解除し、比較回路28の一致出力が得ら
れなかった時には読出データ送出禁止を維持する秘匿解
除手段（32,34）とを設け、第２の秘匿解除データは不
揮発性メモリにリードコマンド及びアドレスが与えられ
たとき、第１の秘匿解除データに同期して読出されるこ
とを特徴とする。
また秘匿解除手段としては、カウンタ30で秘匿解除情
報のビット長に一致する計数出力が得られた時に、比較
回路28から一致出力が得られれば不揮発メモリ20に対す
る書込データの送出を電源がオフされるまで許容し、不
一致出力が得られた時には書込データの送出を禁止する
ようにしてもよい。
報のビット長に一致する計数出力が得られた時に、比較
回路28から一致出力が得られれば不揮発メモリ20に対す
る書込データの送出を電源がオフされるまで許容し、不
一致出力が得られた時には書込データの送出を禁止する
ようにしてもよい。
［作用］ このような構成を備えた本発明のメモリモジュールの
データ秘匿装置によれば、正当な使用であれば、リーダ
・ライターのパワーオン・スタートで、予め決められた
リードコマンド、アドレス、及び第１の秘匿解除データ
で成る秘匿解除要求情報がメモリモジュールに最初に転
送され、この要求情報を受けて不揮発性メモリの指定ア
ドレスから第２の秘匿解除データが読出される。そして
秘匿解除要求情報と読出データを含む秘匿解除応答情報
とを比較し、正当な使用であれば両者は一致するので、
秘匿解除要求情報の転送ビット数の計数値、例えば75ビ
ットが計数されたことを条件にゲートを開いて読出デー
タの送出禁止状態を電源がオフされるまで解除する。こ
のため不正使用にあっては、秘匿解除要求情報と得解除
応答情報との一致が得られないため、メモリモジュール
側で読出データの送出を禁止し、それ以降のメモリアク
セスができないようにする。
データ秘匿装置によれば、正当な使用であれば、リーダ
・ライターのパワーオン・スタートで、予め決められた
リードコマンド、アドレス、及び第１の秘匿解除データ
で成る秘匿解除要求情報がメモリモジュールに最初に転
送され、この要求情報を受けて不揮発性メモリの指定ア
ドレスから第２の秘匿解除データが読出される。そして
秘匿解除要求情報と読出データを含む秘匿解除応答情報
とを比較し、正当な使用であれば両者は一致するので、
秘匿解除要求情報の転送ビット数の計数値、例えば75ビ
ットが計数されたことを条件にゲートを開いて読出デー
タの送出禁止状態を電源がオフされるまで解除する。こ
のため不正使用にあっては、秘匿解除要求情報と得解除
応答情報との一致が得られないため、メモリモジュール
側で読出データの送出を禁止し、それ以降のメモリアク
セスができないようにする。
［実施例］ 第１図はメモリモジュールに設けられるデータ秘匿装
置の一実施例を示した実施例構成図である。
置の一実施例を示した実施例構成図である。
第１図において、まずメモリモジュールには第６図の
従来例と同様、リーダライタ側と電磁誘導結合されるコ
イル16、制御回路18、電源電圧Vccを作り出す整流回路2
2及びE2ROM等を用いた不揮発性メモリ20が設けられる。
制御回路18から不揮発性メモリ20に対してはチップセレ
クト信号CS、シフトクロック信号SK及び読出制御データ
（リードコマンド・リードアドレス）あるいは書込制御
信号（ライトコマンド・ライトアドレス及びライトデー
タ）を送るDI信号が与えられる。また、不揮発性メモリ
20から制御回路18に対しては読出データDOが送出され
る。
従来例と同様、リーダライタ側と電磁誘導結合されるコ
イル16、制御回路18、電源電圧Vccを作り出す整流回路2
2及びE2ROM等を用いた不揮発性メモリ20が設けられる。
制御回路18から不揮発性メモリ20に対してはチップセレ
クト信号CS、シフトクロック信号SK及び読出制御データ
（リードコマンド・リードアドレス）あるいは書込制御
信号（ライトコマンド・ライトアドレス及びライトデー
タ）を送るDI信号が与えられる。また、不揮発性メモリ
20から制御回路18に対しては読出データDOが送出され
る。
このような構成で成るメモリモジュール10には秘匿回
路100が新たに設けられる。秘匿回路100には第１のシフ
トレジスタ24、第２のシフトレジスタ26、比較回路28、
カウンタ30及び順序回路32が設けられる。
路100が新たに設けられる。秘匿回路100には第１のシフ
トレジスタ24、第２のシフトレジスタ26、比較回路28、
カウンタ30及び順序回路32が設けられる。
本発明にあっては、図示のリーダ・ライター12のパワ
ーオン・スタートで、リーダライタから秘匿解除情報が
電磁結合によりメモリモジュール10の制御回路18に送ら
れ、制御回路18でこれを復調して、第２図に示すシフト
ブロック信号、チップセレクト信号、およびシフトクロ
ック信号に同期したDI信号が不揮発メモリ20に対して送
られる。
ーオン・スタートで、リーダライタから秘匿解除情報が
電磁結合によりメモリモジュール10の制御回路18に送ら
れ、制御回路18でこれを復調して、第２図に示すシフト
ブロック信号、チップセレクト信号、およびシフトクロ
ック信号に同期したDI信号が不揮発メモリ20に対して送
られる。
この実施例において、第２図のDI信号で示す秘匿解除
要求情報は75ビットのビット長で構成される。75ビット
のうち先頭の４ビットがリードコマンド「0110」であ
り、次の６ビットがアドレスA5〜A0であり、更に１つの
０ビットをおいて残り64ビットに第１の秘匿解除データ
D63〜D0を格納している。
要求情報は75ビットのビット長で構成される。75ビット
のうち先頭の４ビットがリードコマンド「0110」であ
り、次の６ビットがアドレスA5〜A0であり、更に１つの
０ビットをおいて残り64ビットに第１の秘匿解除データ
D63〜D0を格納している。
このような第２図に示すリーダライタ側からの秘匿解
除要求情報に対応して、第２図のアドレスA5〜A0で指定
される不揮発性メモリ20のアドレスには、第１の秘匿解
除データD63〜D0と同じ第２の秘匿解除データが予め格
納されている。
除要求情報に対応して、第２図のアドレスA5〜A0で指定
される不揮発性メモリ20のアドレスには、第１の秘匿解
除データD63〜D0と同じ第２の秘匿解除データが予め格
納されている。
秘匿回路100に設けられた第１のシフトレジスタ24は
制御回路18よりパワーオン・スタート直後に最初に出力
される第２図に示すDI信号、即ち75ビット長の秘匿解除
要求情報を格納する。また、第２のシフトレジスタ26は
制御回路18からの秘匿解除要求情報に含まれるリードコ
マンド「0110」及びアドレスA5〜A0を受けて不揮発性メ
モリ20から読み出される読出データDOを格納する。シフ
トレジスタ26には例えば第３図に示すように、予め第２
図の秘匿解除要求情報におけるリードコマンド「0110」
とリードアドレスA5〜A0に一致するデータ、例えば「00
0000」が固定的に格納されており、この固定情報に対し
不揮発性メモリ20から読み出された第２図の第１の秘匿
解除データD63〜D0に一致する読出データD0が格納され
る。
制御回路18よりパワーオン・スタート直後に最初に出力
される第２図に示すDI信号、即ち75ビット長の秘匿解除
要求情報を格納する。また、第２のシフトレジスタ26は
制御回路18からの秘匿解除要求情報に含まれるリードコ
マンド「0110」及びアドレスA5〜A0を受けて不揮発性メ
モリ20から読み出される読出データDOを格納する。シフ
トレジスタ26には例えば第３図に示すように、予め第２
図の秘匿解除要求情報におけるリードコマンド「0110」
とリードアドレスA5〜A0に一致するデータ、例えば「00
0000」が固定的に格納されており、この固定情報に対し
不揮発性メモリ20から読み出された第２図の第１の秘匿
解除データD63〜D0に一致する読出データD0が格納され
る。
再び第１図を参照するに、比較回路28は第１のシフト
レジスタ24の内容と第２のシフトレジスタ26の内容との
一致、不一致を判別している。即ち、比較回路28は第１
のシフトレジスタ24に格納される秘匿解除要求情報とシ
フトレジスタ26で生成される秘匿解除応答情報の一致、
不一致を判別している。この比較回路28による比較機能
は第３図に第１及び第２のシフトレジスタ24,26と共に
示している。比較回路28は第１及び第２のシフトレジス
タ24,26の格納内容が一致すると一致出力EQを生ずる。
この一致出力EQが得られるまでは不一致出力▲▼を
生じている。
レジスタ24の内容と第２のシフトレジスタ26の内容との
一致、不一致を判別している。即ち、比較回路28は第１
のシフトレジスタ24に格納される秘匿解除要求情報とシ
フトレジスタ26で生成される秘匿解除応答情報の一致、
不一致を判別している。この比較回路28による比較機能
は第３図に第１及び第２のシフトレジスタ24,26と共に
示している。比較回路28は第１及び第２のシフトレジス
タ24,26の格納内容が一致すると一致出力EQを生ずる。
この一致出力EQが得られるまでは不一致出力▲▼を
生じている。
更に、第１図の秘匿回路100にはカウンタ30が設けら
れる。カウンタ30は制御回路18から得られるシフトクロ
ック信号SKを計数し、パワーオン・スタートから第２図
にDIとして示した秘匿解除要求情報のビット長としての
75ビットに対応する75個のシフトクロック信号SKが得ら
れたときに計数出力CNTを生ずる。
れる。カウンタ30は制御回路18から得られるシフトクロ
ック信号SKを計数し、パワーオン・スタートから第２図
にDIとして示した秘匿解除要求情報のビット長としての
75ビットに対応する75個のシフトクロック信号SKが得ら
れたときに計数出力CNTを生ずる。
第４図はカウンタ30の具体的な実施例を示したもの
で、第２図に示すチップセレクト信号CSがCS＝０でクリ
ア状態に置かれ、チップセレクト信号CSがオンしてCS＝
１になるとクリア状態が解除されてシフトクロック信号
SKの計数を開始し、シフトクロック信号SKを75個計数す
るとカウント出力CNTを生ずる。
で、第２図に示すチップセレクト信号CSがCS＝０でクリ
ア状態に置かれ、チップセレクト信号CSがオンしてCS＝
１になるとクリア状態が解除されてシフトクロック信号
SKの計数を開始し、シフトクロック信号SKを75個計数す
るとカウント出力CNTを生ずる。
再び第１図の秘匿回路100を参照するに、順序回路32
が設けられる。順序回路32は比較回路28の出力とカウン
タ30の出力を受け、第５図に示す状態遷移を行う。
が設けられる。順序回路32は比較回路28の出力とカウン
タ30の出力を受け、第５図に示す状態遷移を行う。
第５図の状態遷移にあっては、まず順序回路32はアイ
ドル状態IDLにあり、このアイドル状態IDLでチップセレ
クト信号CSがオンになるとチェック状態CHKに移行す
る。このチェック状態CHKにおいて、比較回路28より一
致出力EQ及びカウンタ30より75カウントによるカウント
出力CNTが得られるとパス状態Passに移行し、第１図のA
NDゲート34に対する出力１として不揮発性メモリ20から
のDO信号の制御回路18に対する出力を許容する。
ドル状態IDLにあり、このアイドル状態IDLでチップセレ
クト信号CSがオンになるとチェック状態CHKに移行す
る。このチェック状態CHKにおいて、比較回路28より一
致出力EQ及びカウンタ30より75カウントによるカウント
出力CNTが得られるとパス状態Passに移行し、第１図のA
NDゲート34に対する出力１として不揮発性メモリ20から
のDO信号の制御回路18に対する出力を許容する。
また、チェック状態CHKでカウンタ30の75カウントで
カウント出力CNTが得られたときに比較回路28より不一
致出力▲▼が得られているときにはフェール状態FA
ILに移行し、第１図のANDゲート34に対する順序回路32
の出力は０のまま維持され、不揮発性メモリ20からのDO
信号の制御回路18への送出を禁止する。そして、フェー
ル状態FAILにおいてパワーオフによりチップセレクト信
号CSが停止すれば、即ち▲▼となれば、元のアイド
ル状態IDLに戻るようになる。
カウント出力CNTが得られたときに比較回路28より不一
致出力▲▼が得られているときにはフェール状態FA
ILに移行し、第１図のANDゲート34に対する順序回路32
の出力は０のまま維持され、不揮発性メモリ20からのDO
信号の制御回路18への送出を禁止する。そして、フェー
ル状態FAILにおいてパワーオフによりチップセレクト信
号CSが停止すれば、即ち▲▼となれば、元のアイド
ル状態IDLに戻るようになる。
次に第１図の実施例の動作を説明する。
メモリモジュールのコイル16を図示しないリーダ・ラ
イター側のコイルに近接させた状態でリーダ・ライター
側をパワーオン・スタートあるいはイニシャル・スター
トさせると、メモリモジュールに対し第２図に示すシフ
トクロック信号SK、チップセレクト信号CS及びDI信号で
示す所定のフォーマット構成をもった秘匿解除要求情報
が送られる。勿論、電磁誘導結合においてはこれらのビ
ット情報は周波数変調されて送られる。
イター側のコイルに近接させた状態でリーダ・ライター
側をパワーオン・スタートあるいはイニシャル・スター
トさせると、メモリモジュールに対し第２図に示すシフ
トクロック信号SK、チップセレクト信号CS及びDI信号で
示す所定のフォーマット構成をもった秘匿解除要求情報
が送られる。勿論、電磁誘導結合においてはこれらのビ
ット情報は周波数変調されて送られる。
コイル16に誘起された信号は整流回路22で整流されて
メモリモジュール内に対する電源電圧Vccを作り出し、
同時に制御回路18からは周波数変調信号から復調された
第２図に示すシフトクロック信号SK、チップセレクト信
号CS及びDI信号が不揮発性メモリ20に対し出力される。
制御回路18から出力されるDI信号は秘匿回路100の第１
のシフトレジスタ24に格納される。また、制御回路18か
らのリードコマンド及びアドレスの送出が不揮発性メモ
リ20に対しビット単位に行われると、その後の第１の秘
匿解除データD63〜D0に同期して不揮発性メモリ20より
予め格納されている同じ内容をもつ第２の秘匿解除デー
タがビット単位に読み出され、シフトレジスタ26にDO信
号として格納される。従って、第２図に示すDI信号の最
後のD0ビットの不揮発性メモリ20に対する出力が終了し
た時点で、秘匿回路100の第１のシフトレジスタ24には
第３図に示すようにリーダ・ライター側から送られた75
ビットの秘匿解除要求情報が格納され、同時に第２のシ
フトレジスタ26には固定情報として格納されたリードコ
マンド及びアドレスに続いて不揮発性メモリ20から読み
出された64ビットの第２の秘匿解除データが格納された
ことになる。
メモリモジュール内に対する電源電圧Vccを作り出し、
同時に制御回路18からは周波数変調信号から復調された
第２図に示すシフトクロック信号SK、チップセレクト信
号CS及びDI信号が不揮発性メモリ20に対し出力される。
制御回路18から出力されるDI信号は秘匿回路100の第１
のシフトレジスタ24に格納される。また、制御回路18か
らのリードコマンド及びアドレスの送出が不揮発性メモ
リ20に対しビット単位に行われると、その後の第１の秘
匿解除データD63〜D0に同期して不揮発性メモリ20より
予め格納されている同じ内容をもつ第２の秘匿解除デー
タがビット単位に読み出され、シフトレジスタ26にDO信
号として格納される。従って、第２図に示すDI信号の最
後のD0ビットの不揮発性メモリ20に対する出力が終了し
た時点で、秘匿回路100の第１のシフトレジスタ24には
第３図に示すようにリーダ・ライター側から送られた75
ビットの秘匿解除要求情報が格納され、同時に第２のシ
フトレジスタ26には固定情報として格納されたリードコ
マンド及びアドレスに続いて不揮発性メモリ20から読み
出された64ビットの第２の秘匿解除データが格納された
ことになる。
このとき正当な使用であれば第１のシフトレジスタ24
に格納された秘匿解除要求情報と第２のシフトレジスタ
26に格納された秘匿解除応答情報は一致し、比較回路28
は一致出力EQを生ずる。
に格納された秘匿解除要求情報と第２のシフトレジスタ
26に格納された秘匿解除応答情報は一致し、比較回路28
は一致出力EQを生ずる。
一方、カウンタ30はチップセレクト信号CSがオンした
時点でクリア状態を解除し、続いて得られるシフトクロ
ック信号SKを計数しており、シフトクロック信号SKの計
数出力が秘匿解除要求情報のビット数75に達した時点で
計数出力CNTを生ずる。
時点でクリア状態を解除し、続いて得られるシフトクロ
ック信号SKを計数しており、シフトクロック信号SKの計
数出力が秘匿解除要求情報のビット数75に達した時点で
計数出力CNTを生ずる。
従って、カウンタ30より計数値75のカウント出力CNT
が得られると、このとき比較回路28は同時に一致出力EQ
を生じているため、第５図に示すようににチップセレク
ト信号CSのオンによりアイドル状態IDLからチェック状
態CHKに移行していた順序回路32はパス状態Passに移行
し、AND回路40に対する順序回路32の出力を１とし、AND
ゲート34を許容状態とする。従って、それ以降、ANDゲ
ート34を介して不揮発性メモリ20の読出データDOを制御
回路18に送出することができ、リーダ・ライター側でパ
ワーオフされるまでメモリモジュールの不揮発性メモリ
20に対するリードアクセス及びまたはライトアクセスを
有効に行うことができる。
が得られると、このとき比較回路28は同時に一致出力EQ
を生じているため、第５図に示すようににチップセレク
ト信号CSのオンによりアイドル状態IDLからチェック状
態CHKに移行していた順序回路32はパス状態Passに移行
し、AND回路40に対する順序回路32の出力を１とし、AND
ゲート34を許容状態とする。従って、それ以降、ANDゲ
ート34を介して不揮発性メモリ20の読出データDOを制御
回路18に送出することができ、リーダ・ライター側でパ
ワーオフされるまでメモリモジュールの不揮発性メモリ
20に対するリードアクセス及びまたはライトアクセスを
有効に行うことができる。
一方、不正使用された場合にはリーダ・ライター側か
らは第２図のDI信号に示すようにリードコマンドは正し
くともリードコマンドに続くアドレス及び第１の秘匿解
除データは誤ったものが送られ、またデータ長の75ビッ
トとは限らず、従ってカウンタ30の75ビット目の計数出
力CNTが得られたといの比較回路28の出力は不一致出力
▲▼となっており、この結果、順序回路32は第５図
のチェック状態CHKからフェール状態FAILに移行し、AND
ゲート34に対する順序回路32の出力を０のままとする。
従って不揮発性メモリ20からの読出データDOの送出が禁
止されたままとなり、リーダ・ライター側からの不正使
用による不揮発性メモリ20のリードアクセス及びまたは
ライトアクセスを不可能とする。
らは第２図のDI信号に示すようにリードコマンドは正し
くともリードコマンドに続くアドレス及び第１の秘匿解
除データは誤ったものが送られ、またデータ長の75ビッ
トとは限らず、従ってカウンタ30の75ビット目の計数出
力CNTが得られたといの比較回路28の出力は不一致出力
▲▼となっており、この結果、順序回路32は第５図
のチェック状態CHKからフェール状態FAILに移行し、AND
ゲート34に対する順序回路32の出力を０のままとする。
従って不揮発性メモリ20からの読出データDOの送出が禁
止されたままとなり、リーダ・ライター側からの不正使
用による不揮発性メモリ20のリードアクセス及びまたは
ライトアクセスを不可能とする。
尚、上記の実施例にあっては、秘匿解除要求情報と秘
匿解除応答情報が不一致となる不正使用時にあっては、
不揮発性メモリ20からの読出データの送出を禁止するよ
うにしているが、同時に不揮発性メモリ20に対するDI信
号のラインを切り離して不揮発性メモリ20に対するライ
トアクセス及びリードアクセスそのものを禁止するよう
にしても良い。この不揮発性メモリ20の動作禁止はチッ
プセレクト信号CSのラインあるいはシフトクロック信号
SKのラインについて行うようにしても良い。勿論、不揮
発性メモリ20に対する整流回路22からの電源供給を遮断
するようにしても良い。また、上記の実施例にあって
は、64ビットの第１の秘匿解除データ及び第２の秘匿解
除データD63〜D0としてオール０を例にとるものであっ
たが、これ以外の適宜のビットデータをキーワードとし
て格納しても良いことは勿論である。
匿解除応答情報が不一致となる不正使用時にあっては、
不揮発性メモリ20からの読出データの送出を禁止するよ
うにしているが、同時に不揮発性メモリ20に対するDI信
号のラインを切り離して不揮発性メモリ20に対するライ
トアクセス及びリードアクセスそのものを禁止するよう
にしても良い。この不揮発性メモリ20の動作禁止はチッ
プセレクト信号CSのラインあるいはシフトクロック信号
SKのラインについて行うようにしても良い。勿論、不揮
発性メモリ20に対する整流回路22からの電源供給を遮断
するようにしても良い。また、上記の実施例にあって
は、64ビットの第１の秘匿解除データ及び第２の秘匿解
除データD63〜D0としてオール０を例にとるものであっ
たが、これ以外の適宜のビットデータをキーワードとし
て格納しても良いことは勿論である。
また、本発明にあっては、第３図において第１図のシ
フトレジスタ24と第２のシフトレジスタ26の内容の全ビ
ットを比較回路28で比較して一致不一致を判定している
が、シフトレジスタ24の中の複数の特定ビットのみの一
致不一致を判別するようにしても良い。
フトレジスタ24と第２のシフトレジスタ26の内容の全ビ
ットを比較回路28で比較して一致不一致を判定している
が、シフトレジスタ24の中の複数の特定ビットのみの一
致不一致を判別するようにしても良い。
［発明の効果］ 以上説明してきたように本発明によれば、リーダ・ラ
イター側のパワーオン・スタート直後に秘匿解除要求を
メモリモジュールに対し行い、この秘匿解除要求を受け
てメモリモジュール側で作成された秘匿解除応答情報と
の一致が得られない限りメモリモジュールに対するアク
セスを行うことができず、メモリモジュールのメモリ内
容を不正に書き替えるような不正使用を確実に防止する
ことができる。
イター側のパワーオン・スタート直後に秘匿解除要求を
メモリモジュールに対し行い、この秘匿解除要求を受け
てメモリモジュール側で作成された秘匿解除応答情報と
の一致が得られない限りメモリモジュールに対するアク
セスを行うことができず、メモリモジュールのメモリ内
容を不正に書き替えるような不正使用を確実に防止する
ことができる。
第１図は本発明の一実施例を示した実施例構成図； 第２図はリーダ・ライターから最初に送られてくるシフ
トクロック信号SK、チップセレクト信号CS及び秘匿解除
要求情報としてのDI信号を示した説明図； 第３図は第１図の２つのシフトレジスタの格納内容の比
較処理を示した説明図； 第４図は第１図のカウンタの具体例説明図； 第５図は第１図の順序回路の遷移状態説明図； 第６図は従来装置の説明図である。 ［符号の説明］ 10:メモリモジュール 12:リーダ・ライター 14,16:コイル 18:制御回路 20:不揮発性メモリ（E2ROM） 22:整流回路 24:第１のシフトレジスタ 26:第２のシフトレジスタ 28:比較回路 30:カウンタ 32:順序回路
トクロック信号SK、チップセレクト信号CS及び秘匿解除
要求情報としてのDI信号を示した説明図； 第３図は第１図の２つのシフトレジスタの格納内容の比
較処理を示した説明図； 第４図は第１図のカウンタの具体例説明図； 第５図は第１図の順序回路の遷移状態説明図； 第６図は従来装置の説明図である。 ［符号の説明］ 10:メモリモジュール 12:リーダ・ライター 14,16:コイル 18:制御回路 20:不揮発性メモリ（E2ROM） 22:整流回路 24:第１のシフトレジスタ 26:第２のシフトレジスタ 28:比較回路 30:カウンタ 32:順序回路
Claims (2)
- 【請求項１】リーダライターに電磁誘導結合され、該リ
ーダライターからのアクセスに応じて内蔵した不揮発性
メモリに対するデータ書込み又はデータ読出しを行うメ
モリモジュールに於いて、 前記リーダライターの電源投入後に最初に送出されたリ
ードコマンド、アドレス及び予め定めた第１の秘匿解除
データでなる所定ビット長の秘匿解除要求情報を格納す
る第１のシフトレジスタと、 前記秘匿解除要求情報のリードコマンド及びアドレスと
同じデータを固定的に格納し、前記秘匿解除要求情報の
リードコマンド及びアドレスに基づいて前記不揮発性メ
モリから読出された第２の秘匿解除データを格納し、前
記固定情報と読出情報でなる秘匿解除応答情報を生成す
る第２のシフトレジスタと、 前記第１の秘匿解除要求情報と第２のシフトレジスタの
秘匿解除応答情報との一致、不一致を判断する比較回路
と、 前記秘匿解除要求情報の転送ビットを計数するカウンタ
と、 前記カウンタで前記秘匿解除要求情報のビット長に一致
する計数出力が得られた時に、該比較回路から一致出力
が得られれば前記不揮発性メモリの読出しデータの送出
禁止を電源がオフされるまで解除し、不一致出力が得ら
れた時には読出データの送出禁止を維持する秘匿解除手
段と、 を備え、 前記第２の秘匿解除データは前記不揮発性メモリにリー
ドコマンド及びアドレスが与えられたとき、前記第１の
秘匿解除データに同期して読出されることを特徴とする
メモリモジュールのデータ秘匿装置。 - 【請求項２】請求項１記載のメモリモジュールのデータ
秘匿装置に於いて、 前記秘匿解除手段は、前記カウンタで前記秘匿解除要求
情報のビット長に一致する計数出力が得られた時に、該
比較回路から一致出力が得られれば、前記不揮発性メモ
リに対する書込データの送出を電源がオフされるまで許
容し、不一致出力が得られた時には書込データの送出を
禁止することを特徴とするメモリモジュールのデータ秘
匿装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296871A JP2733374B2 (ja) | 1990-11-01 | 1990-11-01 | メモリモジュールのデータ秘匿装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296871A JP2733374B2 (ja) | 1990-11-01 | 1990-11-01 | メモリモジュールのデータ秘匿装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04169990A JPH04169990A (ja) | 1992-06-17 |
| JP2733374B2 true JP2733374B2 (ja) | 1998-03-30 |
Family
ID=17839245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296871A Expired - Lifetime JP2733374B2 (ja) | 1990-11-01 | 1990-11-01 | メモリモジュールのデータ秘匿装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733374B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001022359A1 (en) * | 1999-09-22 | 2001-03-29 | Fujitsu Limited | Non-contact ic card |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184781A (ja) * | 1988-01-18 | 1989-07-24 | Tokyo Keiki Co Ltd | メモリパッケージシステム |
| JPH0245850A (ja) * | 1988-08-08 | 1990-02-15 | Nec Corp | 不揮発性半導体メモリ |
-
1990
- 1990-11-01 JP JP2296871A patent/JP2733374B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04169990A (ja) | 1992-06-17 |
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