JPS6234415A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS6234415A JPS6234415A JP60172308A JP17230885A JPS6234415A JP S6234415 A JPS6234415 A JP S6234415A JP 60172308 A JP60172308 A JP 60172308A JP 17230885 A JP17230885 A JP 17230885A JP S6234415 A JPS6234415 A JP S6234415A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- output
- counter
- preset
- counters
- Prior art date
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- Pending
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、計算機等のパルス発生回路に関するものであ
る。
る。
第４図に従来例を示す。
４１〜４４はカウンタである。カウンタ４１は１６進カ
ウンタであり、８！！１図の１６Ｔの周期でカウンタ４
１のＣ出力がｒＨＪとなり、カウンタ４２とＪ−にフリ
ップフロップ４６をセットする。カウンタ４２は、８進
カウンタであり、８Ｔの周期でカウンタ４２のＣ出力が
「Ｈ」となり、カラン４４３とＪ−にフリップフロップ
４７をセットし、Ｊ−にフリップフロップ４６をリセッ
トする。この為、Ｊ−にフリップフロップ４６の出力Ｂ
は、第１図に示す如く、８Ｔの周期となる。カウンタ４
３は８１９２進のカウンタであり、カウンタ４４は５１
２進のカウンタである。
ウンタであり、８！！１図の１６Ｔの周期でカウンタ４
１のＣ出力がｒＨＪとなり、カウンタ４２とＪ−にフリ
ップフロップ４６をセットする。カウンタ４２は、８進
カウンタであり、８Ｔの周期でカウンタ４２のＣ出力が
「Ｈ」となり、カラン４４３とＪ−にフリップフロップ
４７をセットし、Ｊ−にフリップフロップ４６をリセッ
トする。この為、Ｊ−にフリップフロップ４６の出力Ｂ
は、第１図に示す如く、８Ｔの周期となる。カウンタ４
３は８１９２進のカウンタであり、カウンタ４４は５１
２進のカウンタである。
４５〜４８は、Ｊ−にフリップフロップであり、全てカ
ウンタ４１〜４４のｒｃＪ出力がｒＪＪ ｒＫＪ入力
となっている為、Ａ、Ｃ，Ｄ出力も同様にセットされ、
第１スのタイム千ヤードに従かった出力が得られるっ 本方式によれば、４１はＩＣＩケ、４２はＩＣＩケ、４
３はＩＣ４ヶ、４４はＩＣ３ヶ、４５〜４８でＩＣ２ヶ
、その他ゲート類でＩＣＩケ、の計ＩＣ１２ケとなる。
ウンタ４１〜４４のｒｃＪ出力がｒＪＪ ｒＫＪ入力
となっている為、Ａ、Ｃ，Ｄ出力も同様にセットされ、
第１スのタイム千ヤードに従かった出力が得られるっ 本方式によれば、４１はＩＣＩケ、４２はＩＣＩケ、４
３はＩＣ４ヶ、４４はＩＣ３ヶ、４５〜４８でＩＣ２ヶ
、その他ゲート類でＩＣＩケ、の計ＩＣ１２ケとなる。
本発明の目的は、少ないＩＣ数で実現することと、必要
なパルス数が増え°Ｃも、ＩＣｄの増加を従来例に比較
し、少なく実現するパルス発生回路を提供することにあ
る。
なパルス数が増え°Ｃも、ＩＣｄの増加を従来例に比較
し、少なく実現するパルス発生回路を提供することにあ
る。
従来は、必要なパルスの種類の数だけ、カウンタ又はデ
コーダを増加する方式であり、ＩＣ数が多い。本例では
カウンタは一種としプリセット値を１９次変更していく
ことにより、カウンタを共用するという考え方に基づい
ている。本発明は、カウンタとシフトレジスタより成る
論理回路において、シフトレジスタの出力によりカウン
タのプリセット値を順次変更していくことにより、基本
クロックと同期した任意の周期、任意の種類のパルス信
号を発生することを特徴とするものである。
コーダを増加する方式であり、ＩＣ数が多い。本例では
カウンタは一種としプリセット値を１９次変更していく
ことにより、カウンタを共用するという考え方に基づい
ている。本発明は、カウンタとシフトレジスタより成る
論理回路において、シフトレジスタの出力によりカウン
タのプリセット値を順次変更していくことにより、基本
クロックと同期した任意の周期、任意の種類のパルス信
号を発生することを特徴とするものである。
以下９本発明の一実施例を第１図〜＠３図により説明す
る。
る。
装置には基本クロックに同期したパルス信号が必要であ
り、−例として第１図にＯＣＲ，ＦＡＸ等で使用される
ＣＣＤセンサ及びアナログ回路で必要なパルス信号を示
す。５ＣＬＯＣＫは基本クロックでありＴの周期で連続
出力している。本例ではＣＣＤセンサの１ビツトに相当
する。
り、−例として第１図にＯＣＲ，ＦＡＸ等で使用される
ＣＣＤセンサ及びアナログ回路で必要なパルス信号を示
す。５ＣＬＯＣＫは基本クロックでありＴの周期で連続
出力している。本例ではＣＣＤセンサの１ビツトに相当
する。
パルス信号ＡはＣＣＤセンサに起動をかける信号であり
、パルス信号Ｂはビデオ回路の立上りオーバシェードを
インヒビットするパルス信号である。パルス信号ｃ４２
．ｃｃＤセンサーをシフトする期間「ｌ（」となってい
る信号であり、本例では８．１９２ビツトである。パル
ス信号りはＣＣＤセンサから信号を取り出さないブラン
キング時間用のパルス信号である。
、パルス信号Ｂはビデオ回路の立上りオーバシェードを
インヒビットするパルス信号である。パルス信号ｃ４２
．ｃｃＤセンサーをシフトする期間「ｌ（」となってい
る信号であり、本例では８．１９２ビツトである。パル
ス信号りはＣＣＤセンサから信号を取り出さないブラン
キング時間用のパルス信号である。
本例では一般的に使用されるＡ ＝１６Ｔ 、 Ｂ ＝
８Ｔ 、Ｃ２０，１９２Ｔ 、 Ｄ＝ｓ １２Ｔの値
で説明するが、この値は任意に可変できる。
８Ｔ 、Ｃ２０，１９２Ｔ 、 Ｄ＝ｓ １２Ｔの値
で説明するが、この値は任意に可変できる。
第２図に於いて、２２〜２５は、プリセット可能なカウ
ンタであり、５ＣＬＯＣＫの入力により、カウントアツ
プし、カウント値がプリセット値と同じになるとカウン
タ２５のＣＡＲ出カ出力ＨＪとなる。
ンタであり、５ＣＬＯＣＫの入力により、カウントアツ
プし、カウント値がプリセット値と同じになるとカウン
タ２５のＣＡＲ出カ出力ＨＪとなる。
２６は４ビツトのシフトレジスタであり、ＣＫ大入力入
る毎にＡ −＋ Ｂ −＊ Ｃ−＋ Ｄとデータをシフ
トする。シフトレジスタ２６の入力はゲート２１により
。
る毎にＡ −＋ Ｂ −＊ Ｃ−＋ Ｄとデータをシフ
トする。シフトレジスタ２６の入力はゲート２１により
。
シフトレジスタ２６のＡ、Ｂ、Ｃ出力が「Ｌ」の時く「
Ｈ」になるので、第１図に示す如＜、Ｄ出力がｒＨＪの
次に人出力がｒＨＪとなる。
Ｈ」になるので、第１図に示す如＜、Ｄ出力がｒＨＪの
次に人出力がｒＨＪとなる。
カウンタ２２〜２５のプリセット入力「０〜３」は、第
３図に従い、シフトレジスタ２６の出力Ａ〜Ｄによりプ
リセットされる。
３図に従い、シフトレジスタ２６の出力Ａ〜Ｄによりプ
リセットされる。
ｒＬＪ固定、ｒＨＪ固定、及びシフトレジスタ２６のｒ
Ａｊ出力、「Ｂ」出力、及びｒＡＪと［ＤＪ の０Ｒａ
ｌ力「ＡＶＤＪがカウンタ２２〜２５のプリセットに接
続されている。この為、第３図に示す如く、カウント値
に応じたプリセットが入力され、シフトレジスタ２６の
出力Ａ、Ｄの周期が決定される。
Ａｊ出力、「Ｂ」出力、及びｒＡＪと［ＤＪ の０Ｒａ
ｌ力「ＡＶＤＪがカウンタ２２〜２５のプリセットに接
続されている。この為、第３図に示す如く、カウント値
に応じたプリセットが入力され、シフトレジスタ２６の
出力Ａ、Ｄの周期が決定される。
第１図に於いて、シフトレジスタ２６の出力ＡがｒＨＪ
の状態を考える。この状態では、Ａ＝「ＨＪでＢ〜Ｄ−
「ＬＪなので、第３図のプリセット条件は、（ＦＦＦ８
）１６になり、シフトレジスタ２６の出力Ｂがセットさ
れると同時に、カウンタ２１〜２５には（ＦＦＦ８）ｔ
ｓとプリセットされる。その後、８Ｔの周期でカウンタ
２２〜２５は（ＦＦＦＦ）１６になり、カウンタ２５の
キャリー出力ＨＣＡＲ信号が出て、シフトレジスタ２６
の出力ＢをリセットしＣをセットすると共にカウンタ２
２〜２５に次のプリセット値である（ＥＯＯＯ）ｌａを
セットする。
の状態を考える。この状態では、Ａ＝「ＨＪでＢ〜Ｄ−
「ＬＪなので、第３図のプリセット条件は、（ＦＦＦ８
）１６になり、シフトレジスタ２６の出力Ｂがセットさ
れると同時に、カウンタ２１〜２５には（ＦＦＦ８）ｔ
ｓとプリセットされる。その後、８Ｔの周期でカウンタ
２２〜２５は（ＦＦＦＦ）１６になり、カウンタ２５の
キャリー出力ＨＣＡＲ信号が出て、シフトレジスタ２６
の出力ＢをリセットしＣをセットすると共にカウンタ２
２〜２５に次のプリセット値である（ＥＯＯＯ）ｌａを
セットする。
以下同様にセットする。
本実施例によれば、第２図に示す如く２２〜２６でＩＣ
５ケ、その他ゲートで１． Ｃｌケの計６個で実現でき
、ＩＣ数を少なくできる効果がある。
５ケ、その他ゲートで１． Ｃｌケの計６個で実現でき
、ＩＣ数を少なくできる効果がある。
〔発明の効果〕
本発明罠よれば、ＩＣ数を少なく実現でき、パルス種類
が多くなっても、従来例九比較し、ＩＣ数の増加は少な
い。
が多くなっても、従来例九比較し、ＩＣ数の増加は少な
い。
第１図は本発明の一実施例のタイムチャート、第２図は
本実施例のブロック図、第３図はカウンタのプリセット
図、第４図は従来例のブロック図である。 ２１・・・アンドゲート ２°２〜２５・・・カウ
ンタ２６・・・シフトレジスタ ４１〜４４・・・カ
ウンタ １．−０、第 ２ ロ ー々（ 第 ４ 乙
本実施例のブロック図、第３図はカウンタのプリセット
図、第４図は従来例のブロック図である。 ２１・・・アンドゲート ２°２〜２５・・・カウ
ンタ２６・・・シフトレジスタ ４１〜４４・・・カ
ウンタ １．−０、第 ２ ロ ー々（ 第 ４ 乙
Claims (1)
- １、カウンタとシフトレジスタより成る論理回路におい
て、シフトレジスタの出力によりカウンタのプリセット
値を順次変更していくことにより、基本クロックと同期
した任意の周期、任意の種類のパルス信号を発生するこ
とを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172308A JPS6234415A (ja) | 1985-08-07 | 1985-08-07 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172308A JPS6234415A (ja) | 1985-08-07 | 1985-08-07 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6234415A true JPS6234415A (ja) | 1987-02-14 |
Family
ID=15939510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172308A Pending JPS6234415A (ja) | 1985-08-07 | 1985-08-07 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234415A (ja) |
-
1985
- 1985-08-07 JP JP60172308A patent/JPS6234415A/ja active Pending
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