JPS6363781U - - Google Patents

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JPS6363781U
JPS6363781U JP15896286U JP15896286U JPS6363781U JP S6363781 U JPS6363781 U JP S6363781U JP 15896286 U JP15896286 U JP 15896286U JP 15896286 U JP15896286 U JP 15896286U JP S6363781 U JPS6363781 U JP S6363781U
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JP
Japan
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pulse
subtraction counter
output
multiplexer
circuit
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JP15896286U
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Description

【図面の簡単な説明】
第1図はこの考案の1例を示すブロツク図、第
2図、第3図は上記1例の動作を説明するための
図である。 図において、1はタイミング発生回路、2は信
号処理回路、3はマルチプレクサ、4はフリツプ
フロツプ、5はゲート回路、6は第1の減算カウ
ンタ、7は遅延回路、8は第2の減算カウンタ、
9はレジスタである。

Claims (1)

    【実用新案登録請求の範囲】
  1. nビツトの制御端子を有し、複数種類のパルス
    信号を選択制御するマルチプレクサと、上記マル
    チプレクサの出力信号をゲート制御するゲート回
    路と、基準パルスにて所定の値にプリセツトされ
    た後、上記ゲート回路の出力パルスを減算する第
    1の減算カウンタと、上記基準パルスによりセツ
    トされ、上記第1の減算カウンタの桁下げ信号に
    よりリセツトされ、その出力を上記ゲート回路に
    送出するフリツプフロツプと、上記基準パルスを
    モニタするパルス種類数mにより定まる時間だけ
    遅延させる遅延回路と、mの値に上記遅延回路の
    出力パルスにてプリセツトされ、上記第1の減算
    カウンタの桁下げ信号により減算され、かつ、そ
    のnビツトの情報を上記マルチプレクサへ制御ビ
    ツト情報として送出する第2の減算カウンタと、
    上記第2の減算カウンタの出力データを上記遅延
    回路の出力パルスにてとり込むレジスタとを備え
    たことを特徴とするパルスモニタ回路。
JP15896286U 1986-10-17 1986-10-17 Pending JPS6363781U (ja)

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JP15896286U JPS6363781U (ja) 1986-10-17 1986-10-17

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JP15896286U JPS6363781U (ja) 1986-10-17 1986-10-17

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JPS6363781U true JPS6363781U (ja) 1988-04-27

Family

ID=31082947

Family Applications (1)

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JP15896286U Pending JPS6363781U (ja) 1986-10-17 1986-10-17

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