JPH0733179Y2 - デイジタル回路の試験用リセツト回路 - Google Patents
デイジタル回路の試験用リセツト回路Info
- Publication number
- JPH0733179Y2 JPH0733179Y2 JP1985004877U JP487785U JPH0733179Y2 JP H0733179 Y2 JPH0733179 Y2 JP H0733179Y2 JP 1985004877 U JP1985004877 U JP 1985004877U JP 487785 U JP487785 U JP 487785U JP H0733179 Y2 JPH0733179 Y2 JP H0733179Y2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- signal
- circuit
- test
- reset signal
- Prior art date
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- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案はディジタル回路のリセット回路に関し、特に試
験用リセット信号の発生回路に関する。
験用リセット信号の発生回路に関する。
従来、ディジタル回路の試験用リセット回路は、通常の
運用時に用いるリセット信号の入力端子以外に試験用リ
セット信号の入力端子を設ける構成となっていた。
運用時に用いるリセット信号の入力端子以外に試験用リ
セット信号の入力端子を設ける構成となっていた。
上述した従来の試験用リセット回路は、通常用いるリセ
ット信号入力端子と試験用リセット信号入力端子が別に
なっているので、端子の数が増える欠点と、通常の運用
時には試験用リセット信号が加わらないように試験用リ
セット信号入力端子に印加する信号を固定しておかねば
ならないという欠点がある。
ット信号入力端子と試験用リセット信号入力端子が別に
なっているので、端子の数が増える欠点と、通常の運用
時には試験用リセット信号が加わらないように試験用リ
セット信号入力端子に印加する信号を固定しておかねば
ならないという欠点がある。
本考案は以上の問題点を解決するもので、試験用リセッ
ト信号入力端子を不要とした回路を提供するものであ
る。
ト信号入力端子を不要とした回路を提供するものであ
る。
本考案のディジタル回路の試験用リセット回路は、リセ
ット信号入力端子と、クロック信号に同期してリセット
信号を記憶する記憶回路と、記憶回路の状態と予め定め
られた状態との一致を判定し試験用リセット信号を発生
する論理回路を有している。
ット信号入力端子と、クロック信号に同期してリセット
信号を記憶する記憶回路と、記憶回路の状態と予め定め
られた状態との一致を判定し試験用リセット信号を発生
する論理回路を有している。
次に、本考案について図面を参照して説明する。
第１図は本考案の一実施例のブロック回路図である。第
１図において、FF1〜FFnはフリップ・フロップ、PLAは
プログラマブル・ロジック・アレイであり、RESET INは
リセット入力信号、CLOCKはクロック信号で、Q0,Q は
リセット信号とその反転信号、Q1,Q 〜Qn,Q はフリッ
プ・フロップFF1〜FFnの非反転出力及び反転出力で、RE
SET0〜RESETmはリセット信号及び試験用リセット出力信
号である。
１図において、FF1〜FFnはフリップ・フロップ、PLAは
プログラマブル・ロジック・アレイであり、RESET INは
リセット入力信号、CLOCKはクロック信号で、Q0,Q は
リセット信号とその反転信号、Q1,Q 〜Qn,Q はフリッ
プ・フロップFF1〜FFnの非反転出力及び反転出力で、RE
SET0〜RESETmはリセット信号及び試験用リセット出力信
号である。
このような構成の試験用リセット回路の動作を説明す
る。RESET IN端子に入力されたリセット信号は、CLOCK
により駆動されるFF1〜FFnから成るシフト・レジスタに
記憶される。リセット信号とフリップ・フロップの出力
Q0,Q ，Q1,Q …Qn,QはPLAの入力となり、PLAはQ0,Q
，Q1,Q ‐‐‐Qn,Q が予め設定されたパターンであ
るかを判定し、リセット出力信号RESET0〜RESETmを発生
する。
る。RESET IN端子に入力されたリセット信号は、CLOCK
により駆動されるFF1〜FFnから成るシフト・レジスタに
記憶される。リセット信号とフリップ・フロップの出力
Q0,Q ，Q1,Q …Qn,QはPLAの入力となり、PLAはQ0,Q
，Q1,Q ‐‐‐Qn,Q が予め設定されたパターンであ
るかを判定し、リセット出力信号RESET0〜RESETmを発生
する。
第２図は第１図においてｎ＝2,m＝２としたものの一例
である。RESET出力は通常のリセット信号、TEST RESET
出力は試験用リセット信号として使用する。第３図は第
２図の回路のタイミングチャートで、同図（ａ）に示す
RESET IN信号を入力した場合にはRESET信号のみ出力さ
れTEST RESET信号は出力されないが、同図（ｂ）に示す
RESET IN信号を入力した場合にはRESET信号,TEST RESET
信号共に出力される。
である。RESET出力は通常のリセット信号、TEST RESET
出力は試験用リセット信号として使用する。第３図は第
２図の回路のタイミングチャートで、同図（ａ）に示す
RESET IN信号を入力した場合にはRESET信号のみ出力さ
れTEST RESET信号は出力されないが、同図（ｂ）に示す
RESET IN信号を入力した場合にはRESET信号,TEST RESET
信号共に出力される。
以上説明したように本考案は、リセット入力信号を記憶
し、リセット入力信号のパターンを判定してリセット出
力信号を発生することにより、試験用リセット入力端子
を不要にし、端子数を減らすことができると共に、試験
用リセットを使用しない時に試験用リセットがかからな
いように試験用リセット入力端子を固定しておく必要も
なくすことができる効果がある。
し、リセット入力信号のパターンを判定してリセット出
力信号を発生することにより、試験用リセット入力端子
を不要にし、端子数を減らすことができると共に、試験
用リセットを使用しない時に試験用リセットがかからな
いように試験用リセット入力端子を固定しておく必要も
なくすことができる効果がある。
第１図は本考案の一実施例のブロック回路図、第２図は
第１図においてｎ＝2,m＝２のときの一例、第３図は第
２図の回路のタイミング・チャートである。 図において、FF1，FF2‐‐‐FFn……フリップ・フロッ
プ、PLA……プログラマブル・ロジック・アレイ、CLOCK
……クロック信号、RESET IN……リセット入力信号、RE
SET0,RESET1---RESETm……リセット出力信号、RESET…
…通常時のリセット出力信号、TEST RESET……試験用リ
セット出力信号、である。
第１図においてｎ＝2,m＝２のときの一例、第３図は第
２図の回路のタイミング・チャートである。 図において、FF1，FF2‐‐‐FFn……フリップ・フロッ
プ、PLA……プログラマブル・ロジック・アレイ、CLOCK
……クロック信号、RESET IN……リセット入力信号、RE
SET0,RESET1---RESETm……リセット出力信号、RESET…
…通常時のリセット出力信号、TEST RESET……試験用リ
セット出力信号、である。
Claims (1)
- 【請求項１】クロック信号とリセット信号を受け、試験
用リセット信号を発生するディジタル回路の試験用リセ
ット回路において、前記クロック信号に同期して前記リ
セット信号を記憶する記憶回路と、前記リセット信号と
前記記憶回路の出力信号とを受け前記リセット信号パタ
ーンが所定の連続パターンであることに応答して前記試
験用リセット信号を発生する論理回路とを含むことを特
徴とするディジタル回路の試験用リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985004877U JPH0733179Y2 (ja) | 1985-01-18 | 1985-01-18 | デイジタル回路の試験用リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985004877U JPH0733179Y2 (ja) | 1985-01-18 | 1985-01-18 | デイジタル回路の試験用リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61122581U JPS61122581U (ja) | 1986-08-01 |
| JPH0733179Y2 true JPH0733179Y2 (ja) | 1995-07-31 |
Family
ID=30480872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985004877U Expired - Lifetime JPH0733179Y2 (ja) | 1985-01-18 | 1985-01-18 | デイジタル回路の試験用リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0733179Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197480A (en) * | 1981-05-29 | 1982-12-03 | Seiko Instr & Electronics Ltd | Test circuit for integrated circuit |
-
1985
- 1985-01-18 JP JP1985004877U patent/JPH0733179Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61122581U (ja) | 1986-08-01 |
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