JPH06177722A

JPH06177722A - 広範囲遅延生成回路

Info

Publication number: JPH06177722A
Application number: JP34521292A
Authority: JP
Inventors: Shigeru Kuwano; 茂桑野
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1992-11-30
Filing date: 1992-11-30
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】消費電力を低く抑えることができ、かつ信頼
性が高く、しかも遅延時間の制御幅が広い広範囲遅延生
成回路を提供する。【構成】マスタクロックＭＣに同期するシリアル信号
は、Ｓ／Ｐシフトレジスタ３によりパラレル信号に変換
され、遅延回路２１〜２４に順次振り分けられる。各遅
延回路の８ビットのＳ／Ｐシフトレジスタ２１Ａ〜２４
Ａは、ＭＣの周期の４倍の周期で駆動されているので、
これらのＳ／Ｐシフトレジスタの各ビット（桁）には、
それぞれ入力データ列の４個おきの値が書き込まれるこ
とになる。各遅延回路のマルチプレクサ２１Ｂ〜２４Ｂ
は、このＳ／Ｐシフトレジスタの何れかのビットの出力
端子を選択しており、各マルチプレクサからの出力デー
タは、４ビットのＰ／Ｓシフトレジスタに、ＭＣの周期
の４倍の周期で取り込まれる。そして、取り込まれたデ
ータは、ＭＣに同期するシリアルデータとして出力され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、消費電力を低く抑える
ことができ、かつ信頼性が高く、しかも遅延時間の制御
幅が広い広範囲遅延生成回路に関する。

【０００２】

【技術背景】従来、ディジタル信号を遅延させるため
に、図４および図５に示す回路が多用されている。図４
は高速の多ビット（Ｎビット）シフトレジスタを用いた
遅延生成回路を示している。同図において、シフトレジ
スタ３１はマスタクロックＭＣにより駆動され、該ＭＣ
に同期したデータ入力Ｄ_ｉｎを、順次レジスタ３１に記
憶している。そして、マルチプレクサ３２が、所定の桁
（１〜Ｎのビットうちの何れか）のタップを選択するこ
とにより、入力時間を所定時間遅延させた信号Ｄ_ｏｕｔ
を得ることができる。たとえば、マルチプレクサ３２が
ｋ（１≦ｋ≦Ｎ）桁目のタップを選択している場合に
は、入力をｋ×Ｔ_ＭＣ（Ｔ_ＭＣは、マスタクロックの周
期）遅延させることができる。

【０００３】ところが、シフトレジスタ３１は、ビット
数Ｎが大きくなると、ぼぼリニアに消費電力が増大する
と同時に、その価格も増大するといった問題がある。遅
延回路の用途によっては、Ｎの値として、数十以上が要
求されることは稀ではないし、場合によっては（たとえ
ば、ＩＣテスタ等の半導体デバイスの測定装置では）１
６０段以上が要求されることさえあり、上記消費電力の
増大が各種装置の設計上問題となっている。なお、シフ
トレジスタ３１がＣＭＯＳプロセスによるものであった
としても、上記消費電力の増大は無視することはできな
いほど大きい。逆に、消費電力を抑えようとするとＮの
数が制限されるため、当然、遅延時間の制御幅も制限さ
れるといった問題がある。

【０００４】図５（Ａ）はダウンカウンタを用いた遅延
生成回路を示している。同図の回路は、予めセットされ
た値をカウントすることにより、該カウント分入力を遅
延て出力することで時間調整を行うものであり、マスタ
クロックＭＣにより駆動される、ＪＫフリップフロップ
４１およびＮ進ダウンカウンタ４２により構成されてい
る。

【０００５】図５（Ａ）の遅延生成回路の動作を同図
（Ｂ）を参照しつつ説明する。ＪＫフリップフロップ４
１は、入力データＤ_ｉｎ（同図（Ｂ）のＪ入力参照）
を、ＭＣに同期させてダウンカウンタ４２に出力する。
ダウンカウンタ４２は、ＪＫフリップフロップ４１のＱ
出力からの立ち上りエッジの入力によりカウントモード
に入り（すなわち、カウントを開始し）、カウント値が
Ｎ−１（ダウンカウンタ４２のｄａｔａ端子にロードデ
ータを与えることにより設定される）となったときに
は、出力端子ＣＴからＭＣに同期した信号が出力され
る。なお、同図（Ｂ）では、ＣＴ出力がＪＫフリップフ
ロップ４１のリセット端子ＲＳＴに接続され、マスタク
ロックＭＣの周期Ｔ_ＭＣと等しい時間幅の出力が得られ
る。この後、ダウンカウンタ４２は、ロードモードに移
行し、Ｑ出力からの次の立ち上りエッジを待ち、該エッ
ジの入力により、上記と同様の動作を行う。

【０００６】図５（Ａ）の遅延生成回路において、ダウ
ンカウンタ４２の出力端子ＣＴを同図点線で示すよう
に、ＪＫフリップフロップ４１のＫ端子に接続し、かつ
ダウンカウンタ４２のｄａｔａ端子に与えるロードデー
タはＮ−２とした場合には、パルス幅２Ｔ_ＭＣのＣＴ出
力が得られる。この回路では、低消費電力である等、回
路全体の規模を小さくできるものの、入力データの繰り
返し間隔を越えて時間調整範囲（Ｔ_ＭＣ×Ｎ）を広げる
ことはできず、逆に広い範囲で時間調整を行おうとする
と、扱うデータが制限される（パルスの間隔がＴ_ＭＣ×
Ｎより短いときは正常に動作しない）といった問題があ
る。

【０００７】

【発明の目的】本発明は、上記のような問題を解決する
ために提案されたものであって、消費電力の増大を回避
し、かつ高速で広範囲な時間を制御する機能を、低コス
トかつ高信頼性の下に実現し得る広範囲遅延生成回路を
提供することを目的とする。

【０００８】

【発明の概要】本発明の広範囲遅延生成回路は、マスタ
クロックに同期するシリアル信号をｎビットパラレル信
号に変換するＳ／Ｐ（シリアル／パラレル）シフトレジ
スタと、前記シフトレジスタからのｎビットパラレル信
号を、前記マスタクロックのｎ分周周期の所定整数倍の
時間遅らせて出力する遅延回路と、前記遅延回路からの
ｎビットパラレル信号を、前記マスタクロックに同期す
るシリアル信号に変換して出力するＰ／Ｓ（パラレル／
シリアル）シフトレジスタと、からなることを特徴とす
る。

【０００９】また、前記遅延回路が、ｎビットパラレル
信号の各入力に対応するｎ個の遅延回路要素から構成さ
れてなり、各遅延回路要素は、各１ビットの入力をｘビ
ットパラレル信号に変換するＳ／Ｐシフトレジスタと、
各Ｓ／Ｐシフトレジスタのパラレル出力のうちから所定
ビットを選択するマルチプレクサとからなることをも特
徴とする。

【００１０】本発明の遅延生成回路に入力される、マス
タクロックに同期するシリアル信号は、Ｓ／Ｐシフトレ
ジスタによりパラレル信号に変換され、ｎ個の遅延回路
に順次振り分けられる。各遅延回路に設けられたｘビッ
トのＳ／Ｐシフトレジスタは、マスタクロックの周期の
ｎ倍の周期で駆動されているので、これらのＳ／Ｐシフ
トレジスタの各ビット（桁）には、それぞれ入力データ
列のｎ個おきの値が書き込まれることになる。

【００１１】各遅延回路のマルチプレクサは、このＳ／
Ｐシフトレジスタの何れかのビットの出力端子を選択
（ただし、各マルチプレクサは同一の桁を選択）してい
る。各マルチプレクサからの出力データは、ｎビットの
Ｐ／Ｓシフトレジスタに、マスタクロックの周期のｎ倍
の周期で取り込まれる。そして、取り込まれたデータ
は、マスタクロックに同期したシリアルデータとして出
力される。

【００１２】本発明では、遅延回路の動作周期は、マス
タクロックのｎ倍となっているので、該遅延回路に用い
る該遅延回路に用いるＳ／Ｐシフトレジスタとして比較
的低コストのものを使用することができる。また、これ
らのＳ／Ｐシフトレジスタ全体としてみた場合、図４に
示したような従来の最大桁数が大きいシフトレジスタを
有する遅延生成回路に比べて、消費電力が低減されるの
で、コストパフォーマンスは高い。さらに、遅延時間幅
の上限を、ｎ，ｘの何れかを大きくすることにより拡張
することができ、また遅延時間幅の下限を、遅延回路に
バイパスを設ける等により実質上なくすことができる。
したがって、図５（Ａ）に示した従来のダウンカウタン
を用いた遅延生成回路が有していたような遅延時間範囲
の制限が生じることはない。

【００１３】

【実施例】図１は、本発明の一実施例を示す説明図であ
る。同図では、分周器１は、マスタクロックＭＣ（周波
数ｆ_ＭＣ）を入力し、これをｎ分周（同図では、ｎ＝
４）し、この分周したクロックを後述する遅延回路２お
よびＰ／Ｓシフトレジスタ４に与えている。一方、デー
タ入力Ｄ_ｉｎは、Ｓ／Ｐレジスタ（同図では、４ビッ
ト）３に入力されている。このＤ_ｉｎはマスタクロック
ＭＣに同期（勿論、位相差を持っていてもよい）したシ
リアルデータであり、マスタクロックＭＣのタイミング
で４ビットのパラレルデータに変換され、遅延回路２に
入力される。

【００１４】遅延回路２は遅延回路要素からなり、この
遅延回路要素の個数は、Ｓ／Ｐシフトレジスタ３のビッ
ト数（すなわち、分周器１の分周比）と同じである。こ
の場合には４個であるので、遅延回路２は遅延回路要素
２１〜２４により構成されている。各遅延回路要素２１
〜２４は、それぞれｘ（同図ではｘ＝８とする）ビット
のＳ／Ｐシフトレジスタ２１Ａ〜２４Ａと、マルチプレ
クサ２１Ｂ〜２４Ｂとにより構成されている。なお、説
明の便宜上、シフトレジスタ２２Ａ〜２４Ａおよびマル
チプレクサ２２Ｂ〜２４Ｂの図示は省略してある。Ｓ／
Ｐシフトレジスタ２１Ａ〜２４Ａは分周器１が出力す
る、周波数がｆ_ＭＣ／４のクロックにより駆動され、ま
たマルチプレクサ２１Ｂ〜２４Ｂは１〜８の何れかに設
定（同一の桁の出力端子を選択するように設定）され
る。同図では、各マルチプレクサ２４Ｂはｘ_５（同図で
は５ビット目）端子に接続されている。そして、マルチ
プレクサ２１Ｂ〜２４Ｂの出力は、Ｐ／Ｓシフトレジス
タ４に入力される。このＰ／Ｓシフトレジスタ４は、前
述したように、分周器１から周波数がｆ_ＭＣ／４のクロ
ックを入力しており、マルチプレクサ２１Ｂ〜２４Ｂか
らの信号を、該クロックのタイミングで取り込んでい
る。

【００１５】以下、図１に示した回路の動作を図２を参
照しつつ詳細に説明する。同図では、説明を簡単にする
ために、Ｐ／Ｓシフトレジスタ４の出力データをＤ_ｍと
し、Ｄ_ｍの後続のデータには、入力順に増加する添字を
付してある。また、Ｓ／Ｐシフトレジスタ３、Ｓ／Ｐシ
フトレジスタ２１Ａ〜２４Ａ、Ｐ／Ｓレジスタ４の各ビ
ットを示す枠の左上には、何番目のビット（桁）かを示
す添字を記してある。

【００１６】図２においては、Ｓ／Ｐシフトレジスタ３
のデータ入力端子にはＤ_ｍ＋１９が入力され、その１ビ
ット目には該データＤ_ｍ＋１９が記憶された様子が示さ
れている。Ｓ／Ｐシフトレジスタ３の２〜４ビット目に
は、４ＭＣ前までのデータＤ_ｍ＋１８〜Ｄ_ｍ＋１６が記
憶されている。参考のため、このＳ／Ｐシフトレジスタ
３内の各ビット内データの、４ＭＣ前の内容と８ＭＣ前
の内容を、図２に併記する。

【００１７】Ｓ／Ｐシフトレジスタ２１Ａ〜２４Ａは、
上述のようにマスタクロックＭＣの周期Ｔ_ＭＣの４倍の
周期で（すなわちｆ_ＭＣ／４の周波数で）、Ｓ／Ｐシフ
トレジスタ３の内容をビットごとに一斉に取り込んでい
る。Ｓ／Ｐシフトレジスタ３のビット数と分周器１の分
周比は共に４であるので、Ｓ／Ｐシフトレジスタ２１Ａ
〜２４Ａは、Ｓ／Ｐシフトレジスタ３のビット内のデー
タを取りこぼすことはない。Ｓ／Ｐシフトレジスタ２１
Ａ〜２４Ａの各ビットには、それぞれ４ＭＣごとのデー
タが取り込まれることになるので、各ビットには、図２
に示すように４個おきのデータが書き込まれる。これら
のＳ／Ｐシフトレジスタ２１Ａ〜２４Ａの内容は、マル
チプレクサ２１Ｂ〜２４Ｂを介してＰ／Ｓシフトレジス
タ４に取り込まれている。

【００１８】Ｐ／Ｓシフトレジスタ４のビット数は、遅
延回路要素２１〜２４の個数（すなわち、ｎの値）に等
しく、この場合には４である。図２では、Ｐ／Ｓシフト
レジスタ４の各ビットに、Ｓ／Ｐシフトレジスタ２１Ａ
〜２４Ａの内容が書き込まれる際の様子を示しており、
Ｓ／Ｐシフトレジスタ２１Ａ〜２４Ａの各５ビット目の
内容、およびＰ／Ｓレジスタ４の各ビットの内容は、Ｄ
_ｍ＋７，Ｄ_ｍ＋６，Ｄ_ｍ＋５，Ｄ_ｍ＋４となっている。
この書き込みは、ＭＣの４倍の周期４×Ｔ_ＭＣごとに行
われ、書き込まれたデータは、ＭＣの周期でシリアル信
号として出力される。図２では、参考のため１ＭＣ前の
Ｐ／Ｓシフトレジスタ４の内容、および１ＭＣ後のＰ／
Ｓシフトレジスタ４の内容を併せて示している。図１の
回路では、（分周器１の分周比４）×（Ｓ／Ｐシフトレ
ジスタ２１Ａ〜２４Ａの最大桁数８）の遅れ時間Ｔ_ｄの
遅延が生成される。もちろん、マルチプレクサ２１Ｂ〜
２４Ｂの設定を変更することにより、４×１×ＭＣ〜４
×８×ＭＣの範囲内で遅延時間を変更することができ
る。

【００１９】上記図１の広範囲遅延生成回路は、（分周
器１の分周比ｎ）×（Ｓ／Ｐシフトレジスタ２１Ａ〜２
４Ａの最大桁数ｘ）を、たとえば１６０程度（図４の従
来の遅延回路において、シフトレジスタとしてＮが１６
０桁程度のものを採用した場合に相当する）に大きくし
ても、各Ｓ／Ｐシフトレジスタ２１Ａ〜２４Ａとして、
さほど大きくない桁数（この場合には、１６０／４程
度）のものを採用できる。したがって、図４の従来回路
に比較して消費電力を低く抑えることができるととも
に、製造コストも低減できる。

【００２０】図３（Ａ）は上記のような広範囲遅延生成
回路の入力波形と出力波形の一例を示す図である。同図
（Ａ）では、ＭＣに同期（位相差φ）する入力データＤ
_ｉｎが、Ｔ_ｄ（＝Ｎ_０×Ｔ_ＭＣ）遅延した出力Ｄ_ｏｕｔ
が得られている様子が示されている。ここで、Ｎ_０は
（分周器１の分周比４）×（マルチプレクサにより選択
されたＳ／Ｐシフトレジスタ２１Ａ〜２４Ａの桁数５）
である。同図（Ａ）に示すように、本発明の遅延生成回
路では、入力波形と出力波形とが、時間的にオーバーラ
ップすることができる。したがって、図５（Ａ）に示し
た従来回路が有する、入力データの繰り返し間隔を越え
て時間調整範囲を広げることはできないといった問題、
逆に広い範囲で時間調整を行おうとすると扱うデータが
制限されるといった問題は共に生じない。なお、図３
（Ｂ）に示すように、入力データＤ_ｉｎの位相がφであ
る場合に、出力データＤ_ｏｕｔはＭＣに同期して出力さ
れる。

【００２１】なお、１つのＳ／Ｐシフトレジスタ３の後
段に、複数の、遅延回路２とＰ／Ｓシフトレジスタ４と
の組を設けることにより、多相のデータを生成すること
もできる。また、遅延回路２に設けるＳ／Ｐシフトレジ
スタ２１Ａ〜２４Ａの入力側，出力側にエンコーダ，デ
コーダを設け、該シフトレジスタの回路規模の縮小を図
ることができる。さらに、遅延回路要素２１〜２４にそ
れぞれスイッチを介在したバイパスを設けることによ
り、あるいはマルチプレクサ２１Ｂ〜２４Ｂの入力側に
Ｓ／Ｐシフトレジスタ２１Ａ〜２４Ａをバイパスさせた
端子を設けることにより、時間調整幅を下限側に更に広
げることができる。

【００２２】

【発明の効果】本発明は、上記のように構成したので以
下のような効果を奏することができる。（１）消費電力を低減させ、しかも広範囲の時間調整が
可能となる。すなわち、マスタクロックの１周期分を遅
延させるために要する消費電力を、従来のシフトレジス
タを用いた回路（図４参照）に比べて減少させることが
できる。また、入力データのパルスの間隔に依存しない
ので、ダウンカウンタを用いた従来の回路（図５（Ａ）
参照）に比べて、信頼性の高い遅延生成の提供が可能と
なる。（２）遅延回路に用いるＳ／Ｐシフトレジスタが、その
ビット数（桁数）増大に比例して消費電力が増大するの
ではなく、消費電力／ビット数（桁数）が該ビット数の
増加に伴い増大するような特性を有する場合には、分周
比ｎを増やすことにより、上記消費電力の増大を抑制す
ることができる。（３）遅延回路に用いるＳ／Ｐシフトレジスタとして、
低速動作形のものを使用することができる。したがっ
て、低消費電力かつ高集積度のＡＳＩＣを使用できる。

【図面の簡単な説明】

【図１】本発明の広範囲遅延生成回路の一実施例を示す
図である。

【図２】図１の遅延生成回路の動作の説明図である。

【図３】（Ａ），（Ｂ）は図１の遅延生成回路による入
出力波形の一例を示す図である。

【図４】シフトレジスタを用いた従来の遅延生成回路を
示す図である。

【図５】（Ａ）はダウンカウンタを用いた従来の遅延生
成回路を示す図であり、（Ｂ）はその入出力波形を示す
図である。

【符号の説明】

１分周器２遅延回路２１〜２４遅延回路要素２１Ａ〜２４ＡＳ／Ｐシフトレジスタ２１Ｂ〜２４Ｂマルチプレクサ３Ｓ／Ｐシフトレジスタ４Ｐ／Ｓスフトレジスタ

Claims

【特許請求の範囲】

【請求項１】マスタクロックに同期するシリアル信号
をｎビットパラレル信号（ｎは正の整数）に変換するＳ
／Ｐシフトレジスタと、前記シフトレジスタからのｎビットパラレル信号を、前
記マスタクロックのｎ分周周期の所定整数倍の時間遅ら
せて出力する遅延回路と、前記遅延回路からのｎビットパラレル信号を、前記マス
タクロックに同期するシリアル信号に変換して出力する
Ｐ／Ｓシフトレジスタと、からなることを特徴とする広範囲遅延生成回路。
【請求項２】前記遅延回路が、ｎビットパラレル信号
の各入力に対応するｎ個の遅延回路要素から構成されて
なり、各遅延回路要素は、各１ビット入力をｘビットパ
ラレル信号（ｘは正の整数）に変換するＳ／Ｐシフトレ
ジスタと、各Ｓ／Ｐシフトレジスタのパラレル出力のう
ちから所定ビットを選択するマルチプレクサとからなる
ことを特徴とする請求項１に記載の広範囲遅延生成回
路。