JPS6229929B2 - - Google Patents
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- JPS6229929B2 JPS6229929B2 JP53073578A JP7357878A JPS6229929B2 JP S6229929 B2 JPS6229929 B2 JP S6229929B2 JP 53073578 A JP53073578 A JP 53073578A JP 7357878 A JP7357878 A JP 7357878A JP S6229929 B2 JPS6229929 B2 JP S6229929B2
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- Japan
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- 230000000295 complement effect Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は例えばマスタースレイブフリツプフロ
ツプのマスター部およびスレイブ部に使用される
相補形MOS論理回路に関するものである。
ツプのマスター部およびスレイブ部に使用される
相補形MOS論理回路に関するものである。
従来のこの種のインバータ回路の一例を第1図
に示す。図において、1および2はPチヤンネル
MOSトランジスタ(以下P MOS Trと略称す
る)、3および4はNチヤンネルMOSトランジス
タ(以下N MOSS Trと略称する)、5および
6はクロツクラインおよび反転クロツクライン、
7は入力端子、8は出力端子である。P MOS
Tr1とN MOS Tr3とでトランスミツシヨン
ゲートが、P MOS Tr2とN MOS Tr4とで
インバータがそれぞれ構成され、9はこれらの接
続点である。第2図は第1図の動作説明図で、第
1図の回路におけるタイミング波形を示すもので
ある。図においてaおよびbはクロツクライン5
および反転クロツクライン6の電圧波形、cは入
力端子7の電圧波圭、dは接続点9の電圧波形、
eは出力端子8の電圧波形を示したものである。
第3は上記インバータの入出力電圧伝達特性を示
すものである。図において、N MOS Tr4は領
域Aでカツトオフ特性、領域B,Cで飽和特性、
領域D,Eで3極管特性を各々示し、P MOS
Tr2は領域Eでカツトオフ特性、領域C,Dで
飽和特性、領域A,Bで3極管特性を各々示す。
に示す。図において、1および2はPチヤンネル
MOSトランジスタ(以下P MOS Trと略称す
る)、3および4はNチヤンネルMOSトランジス
タ(以下N MOSS Trと略称する)、5および
6はクロツクラインおよび反転クロツクライン、
7は入力端子、8は出力端子である。P MOS
Tr1とN MOS Tr3とでトランスミツシヨン
ゲートが、P MOS Tr2とN MOS Tr4とで
インバータがそれぞれ構成され、9はこれらの接
続点である。第2図は第1図の動作説明図で、第
1図の回路におけるタイミング波形を示すもので
ある。図においてaおよびbはクロツクライン5
および反転クロツクライン6の電圧波形、cは入
力端子7の電圧波圭、dは接続点9の電圧波形、
eは出力端子8の電圧波形を示したものである。
第3は上記インバータの入出力電圧伝達特性を示
すものである。図において、N MOS Tr4は領
域Aでカツトオフ特性、領域B,Cで飽和特性、
領域D,Eで3極管特性を各々示し、P MOS
Tr2は領域Eでカツトオフ特性、領域C,Dで
飽和特性、領域A,Bで3極管特性を各々示す。
つぎに第1図に示すインバータ回路の動作を第
2図および第3図を参照して説明する。
2図および第3図を参照して説明する。
初期電圧は、入力端子7がハイ電圧、接続点9
がロー電圧および出力端子8がハイ電圧の場合を
考える。クロツクライン5がハイ電圧、反転クロ
ツクライン6がロー電圧のとき、入力端子7の電
圧は読込まれないで、接続点9および出力端子8
は前の状態を保持する。
がロー電圧および出力端子8がハイ電圧の場合を
考える。クロツクライン5がハイ電圧、反転クロ
ツクライン6がロー電圧のとき、入力端子7の電
圧は読込まれないで、接続点9および出力端子8
は前の状態を保持する。
つぎにクロツクライン5がロー電圧、反転クロ
ツクライン6がハイ電圧に変化すると、P
MOS Tr1およびN MOS Tr3がオンし、入力
端子7の電圧がまず接続点9に伝達される。接続
点9の電圧は、第2図dに示したごとく、ロー電
圧からハイ電圧に変化する。第3図の領域B,C
においては、P MOS Tr2およびN MOS Tr
4が共にオン状態であり、出力端子8の電圧はP
MOS Tr2及びN MOS Tr4のオン抵抗の分
割比により降下するが、反転はしない。領域D,
Eにおいては、接続点9の電圧がインバータの遷
移電圧(通常は電源電圧VDDの約1/2である)を
越え、出力端子8はロー電圧に反転する。
ツクライン6がハイ電圧に変化すると、P
MOS Tr1およびN MOS Tr3がオンし、入力
端子7の電圧がまず接続点9に伝達される。接続
点9の電圧は、第2図dに示したごとく、ロー電
圧からハイ電圧に変化する。第3図の領域B,C
においては、P MOS Tr2およびN MOS Tr
4が共にオン状態であり、出力端子8の電圧はP
MOS Tr2及びN MOS Tr4のオン抵抗の分
割比により降下するが、反転はしない。領域D,
Eにおいては、接続点9の電圧がインバータの遷
移電圧(通常は電源電圧VDDの約1/2である)を
越え、出力端子8はロー電圧に反転する。
図示していないが、初期電圧として入力端子7
がロー電圧、接続点9がハイ電圧および出力端子
8がロー電圧の場合も同様に説明できる。
がロー電圧、接続点9がハイ電圧および出力端子
8がロー電圧の場合も同様に説明できる。
上記したように、従来の回路は、インバータの
遷移電圧が約VDD/2と大きいため飽和領域が
広くなり、しかも遷移期間においてはP MOS
Tr2およびN MOS Tr4が共にオン状態であ
り、一方のMOS Trが3極管領域に入りP
MOS Tr2およびN MOS Tr4のオン抵抗の分
割比を得てから、出力電圧を反転する。従つて立
上り、立下り時間が長く、第2図eに符号Tで示
した例ではVDD=5Vの時、10%〜90%値で約
10nsである。
遷移電圧が約VDD/2と大きいため飽和領域が
広くなり、しかも遷移期間においてはP MOS
Tr2およびN MOS Tr4が共にオン状態であ
り、一方のMOS Trが3極管領域に入りP
MOS Tr2およびN MOS Tr4のオン抵抗の分
割比を得てから、出力電圧を反転する。従つて立
上り、立下り時間が長く、第2図eに符号Tで示
した例ではVDD=5Vの時、10%〜90%値で約
10nsである。
本発明は以上の点に鑑み、このような問題を解
決すべくなされたもので、その目的は、入力情報
読込み税にインバータの出力段回路であるノツト
ゲートの両MOS Trをオフし、読込み時にそのう
ちの一方のMOS Trのみをオンせしめることによ
り、遷移電圧値を小さくすると共に、出力の立上
り、立下り時間を短くした相補形MOS論理回路
を提供することにある。
決すべくなされたもので、その目的は、入力情報
読込み税にインバータの出力段回路であるノツト
ゲートの両MOS Trをオフし、読込み時にそのう
ちの一方のMOS Trのみをオンせしめることによ
り、遷移電圧値を小さくすると共に、出力の立上
り、立下り時間を短くした相補形MOS論理回路
を提供することにある。
以下、本発明の実施例を図について説明する。
第4図は本発明による相補形MOS論理回路の
一実施例を示す回路図である。第4図において第
1図と同一符号のものは相当部分を示し、10,
11および12はP MOS Tr、13,14およ
び15はN MOS Trである。P MOS Tr1
0,11のソース電極は電源VDDに接続され、
N MOS Tr14,15のソース電極は接地され
ている。P MOS Tr10のドレイン電極はN
MOS Tr13のドレイン電極とP MOS Tr11
のゲート電極とに接続されており、この接続点を
端子16とする。P MOS Tr10とN MOS
Tr13のゲート電極は反転クロツクライン6に
接続されている。N MOS Tr14のドレイン電
極はP MOS Tr12のドレイン電極とN
MOS Tr15のゲート電極とに接続されており、
この接続点を端子17とする。N MOS Tr14
とP MOS Tr12のゲート電極はクロツクライ
ン5に接続されている。N MOS Tr13とP
MOS Tr12の各ソース電極は共通接続されてお
り、この接続点を入力端子7とする。P MOS
Tr11とN MOS Tr15の各ドレイン電極は
共通接続されており、この接続点を出力端子8と
する。
一実施例を示す回路図である。第4図において第
1図と同一符号のものは相当部分を示し、10,
11および12はP MOS Tr、13,14およ
び15はN MOS Trである。P MOS Tr1
0,11のソース電極は電源VDDに接続され、
N MOS Tr14,15のソース電極は接地され
ている。P MOS Tr10のドレイン電極はN
MOS Tr13のドレイン電極とP MOS Tr11
のゲート電極とに接続されており、この接続点を
端子16とする。P MOS Tr10とN MOS
Tr13のゲート電極は反転クロツクライン6に
接続されている。N MOS Tr14のドレイン電
極はP MOS Tr12のドレイン電極とN
MOS Tr15のゲート電極とに接続されており、
この接続点を端子17とする。N MOS Tr14
とP MOS Tr12のゲート電極はクロツクライ
ン5に接続されている。N MOS Tr13とP
MOS Tr12の各ソース電極は共通接続されてお
り、この接続点を入力端子7とする。P MOS
Tr11とN MOS Tr15の各ドレイン電極は
共通接続されており、この接続点を出力端子8と
する。
第5図は第4図の動作説明図で、第4図の実施
例におけるタイミング波形を示すものである。図
において、aおよびbはクロツクライン5および
反転クロツクライン6の電圧波形、cは入力端子
7の電圧波形、dは端子16の電圧波形、eは端
子17の電圧波形、fは出力端子8の電圧波形を
示すものである。
例におけるタイミング波形を示すものである。図
において、aおよびbはクロツクライン5および
反転クロツクライン6の電圧波形、cは入力端子
7の電圧波形、dは端子16の電圧波形、eは端
子17の電圧波形、fは出力端子8の電圧波形を
示すものである。
第6図はP MOS Tr11とN MOS Tr15
より構成される回路(以下、ノツトゲートと略称
する)の入出力電圧伝達特性を示すものである。
図において、N MOS Tr15は領域Fでカツト
オフ特性、領域Gで飽和特性、領域H,I,Jで
3極管特性を各々示し、P MOS Tr11は領域
Jでカツトオフ特性、領域Iで飽和特性、領域
F,G,Hで3極管特性を各々示す。
より構成される回路(以下、ノツトゲートと略称
する)の入出力電圧伝達特性を示すものである。
図において、N MOS Tr15は領域Fでカツト
オフ特性、領域Gで飽和特性、領域H,I,Jで
3極管特性を各々示し、P MOS Tr11は領域
Jでカツトオフ特性、領域Iで飽和特性、領域
F,G,Hで3極管特性を各々示す。
つぎに第4図に示す実施例の動作を第5図およ
び第6図を参照して説明する。初期電圧は入力端
子7、端子16,17および出力端子8がすべて
ハイ電圧の場合を考える。クロツクライン5がハ
イ電圧、反転クロツクライン6がロー電圧になる
と、P MOS Tr10とN MOS Tr14がオン
そ、N MOS Tr13とP MOS Tr12はオフ
する。これにより入力端子7の電圧は読込まれな
いで、端子16はハイ電圧、端子17はロー電圧
となる。この際端子17の電圧は第5図eに示し
たごとくハイ電圧からロー電圧に変化する。従つ
てP MOS Tr11とN MOS Tr15は共にオ
フ状態であり、出力端子8は前の状態を保持す
る。
び第6図を参照して説明する。初期電圧は入力端
子7、端子16,17および出力端子8がすべて
ハイ電圧の場合を考える。クロツクライン5がハ
イ電圧、反転クロツクライン6がロー電圧になる
と、P MOS Tr10とN MOS Tr14がオン
そ、N MOS Tr13とP MOS Tr12はオフ
する。これにより入力端子7の電圧は読込まれな
いで、端子16はハイ電圧、端子17はロー電圧
となる。この際端子17の電圧は第5図eに示し
たごとくハイ電圧からロー電圧に変化する。従つ
てP MOS Tr11とN MOS Tr15は共にオ
フ状態であり、出力端子8は前の状態を保持す
る。
つぎにクロツクライン5がロー電圧、反転クロ
ツクライン6がハイ電圧に変化すると、P
MOS Tr10とN MOS Tr14はオフし、N
MOS Tr13とP MOS Tr12はオンする。こ
のとき入力端子7の電圧は各端子16,17に伝
達される。入力端子7がハイ電圧であるから、端
子17の電圧は第5図eに示したごとくロー電圧
からハイ電圧に変化し、また端子16の電圧はハ
イ電圧を保持している。従つてP MOS Tr11
はオフ状態を保持、N MOS Tr15のみオンす
る。第6図よりわかるように、ノツトゲートにお
ける遷移電圧は、N MOS Tr15のしきい値電
圧VINにほぼ等しくなり、飽和領域が狭い。N
MOS Tr15が3極管領域に入ると、出力端子8
は第5図fに符号T′で示したごとく、ハイ電圧
からロー電圧に反転し、入力端子7の情報が伝達
される。
ツクライン6がハイ電圧に変化すると、P
MOS Tr10とN MOS Tr14はオフし、N
MOS Tr13とP MOS Tr12はオンする。こ
のとき入力端子7の電圧は各端子16,17に伝
達される。入力端子7がハイ電圧であるから、端
子17の電圧は第5図eに示したごとくロー電圧
からハイ電圧に変化し、また端子16の電圧はハ
イ電圧を保持している。従つてP MOS Tr11
はオフ状態を保持、N MOS Tr15のみオンす
る。第6図よりわかるように、ノツトゲートにお
ける遷移電圧は、N MOS Tr15のしきい値電
圧VINにほぼ等しくなり、飽和領域が狭い。N
MOS Tr15が3極管領域に入ると、出力端子8
は第5図fに符号T′で示したごとく、ハイ電圧
からロー電圧に反転し、入力端子7の情報が伝達
される。
なお、図示していないが、初期電圧として入力
端子7がロー電圧、出力端子8がハイ電圧の場合
も同様に説明できる。このときはP MOS Tr1
1のみがオンし、ノツトゲートの遷移電圧は
VDD―P MOS Tr11のしきい値電圧|VTP
|にほぼ等しくなる。
端子7がロー電圧、出力端子8がハイ電圧の場合
も同様に説明できる。このときはP MOS Tr1
1のみがオンし、ノツトゲートの遷移電圧は
VDD―P MOS Tr11のしきい値電圧|VTP
|にほぼ等しくなる。
前述したところから明らかなように、上述の本
実施例回路は、入力情報読込み前にクロツクライ
ン5および反転クロツクライン6によりP
MOS Tr10およびN MOS Tr14をオンさせ
ることにより、ノツトゲートのP MOS Tr11
とN MOS Tr15をオフ状態とし、読込み時に
一方のMOS Trのみオンさせるようにしている。
従つて、従来回路に比し、ノツトゲートにおける
遷移電圧値が小さくなり、一方のMOS Trがより
早く3極管領域で動作し始め、さらにノツトゲー
トにおけるP MOS Tr11とN MOS Tr15
のオン抵抗の分割比は出力電圧の反転とは無関係
となるため、立上り、立下り時間が短くなる。た
とえば、VDD=5vのとき、10%−90%値で、第
1図に示す従来回路では立上り時間は約10nsで
あつたのに対し、第4図に示す本発明の実施例の
回路では約5nsとなり、従来回路に比して高速化
できる。
実施例回路は、入力情報読込み前にクロツクライ
ン5および反転クロツクライン6によりP
MOS Tr10およびN MOS Tr14をオンさせ
ることにより、ノツトゲートのP MOS Tr11
とN MOS Tr15をオフ状態とし、読込み時に
一方のMOS Trのみオンさせるようにしている。
従つて、従来回路に比し、ノツトゲートにおける
遷移電圧値が小さくなり、一方のMOS Trがより
早く3極管領域で動作し始め、さらにノツトゲー
トにおけるP MOS Tr11とN MOS Tr15
のオン抵抗の分割比は出力電圧の反転とは無関係
となるため、立上り、立下り時間が短くなる。た
とえば、VDD=5vのとき、10%−90%値で、第
1図に示す従来回路では立上り時間は約10nsで
あつたのに対し、第4図に示す本発明の実施例の
回路では約5nsとなり、従来回路に比して高速化
できる。
以上説明したように、本発明に係る相補形
MOS 論理回路によれば、入力情報読込み前に
インバータの出力段回路であるノツトゲートの両
MOS Trをオフし、読込み時にそのうちの一方の
MOS Trのみをオンせしめるようにしたので、従
来のこの種の回路に比して遷移電圧を小さくで
き、立上り、立下り時間を短縮して高速化できる
ため、50MHz以上の高速クロツクによる回路動作
を行なわせる上で実用上の効果が大である。
MOS 論理回路によれば、入力情報読込み前に
インバータの出力段回路であるノツトゲートの両
MOS Trをオフし、読込み時にそのうちの一方の
MOS Trのみをオンせしめるようにしたので、従
来のこの種の回路に比して遷移電圧を小さくで
き、立上り、立下り時間を短縮して高速化できる
ため、50MHz以上の高速クロツクによる回路動作
を行なわせる上で実用上の効果が大である。
第1図は従来の相補形MOS論理回路の一例を
示す回路図、第2図はその動作波形図、第3図は
第1図のインバータ部の入出力電圧伝達特性図、
第4図は本発明の一実施例を示す回路図、第5図
はその動作波形図、第6図は第4図のノツトゲー
トの入出力電圧伝達特性図である。 図において、5はクロツクライン、6は反転ク
ロツクライン、7は入力端子、8は出力端子、1
0〜12はそれぞれPチヤンネルMOSトランジ
スタ、13〜15はそれぞれNチヤンネルMOS
トランジスタである。なお、図中、同一符号は同
一又は相当部分を示す。
示す回路図、第2図はその動作波形図、第3図は
第1図のインバータ部の入出力電圧伝達特性図、
第4図は本発明の一実施例を示す回路図、第5図
はその動作波形図、第6図は第4図のノツトゲー
トの入出力電圧伝達特性図である。 図において、5はクロツクライン、6は反転ク
ロツクライン、7は入力端子、8は出力端子、1
0〜12はそれぞれPチヤンネルMOSトランジ
スタ、13〜15はそれぞれNチヤンネルMOS
トランジスタである。なお、図中、同一符号は同
一又は相当部分を示す。
Claims (1)
- 1 入力端子と第1レベルの電位源との間に接続
され、共通ゲート端子がクロツクラインに接続さ
れた第1の相補形MOSトランジスタ回路、上記
入力端子と第2レベルの電位源との間に接続さ
れ、共通ゲート端子が反転クロツクラインに接続
された第2の相補形MOSトランジスタ回路、上
記第1レベルの電位源と第2レベルの電位源との
間に接続された第3の相補形MOSトランジスタ
回路を備え、上記第3の相補形MOSトランジス
タ回路を構成する一対のMOSトランジスタの一
方のゲートに上記第1の相補形MOSトランジス
タ回路の出力を印加すると共に、他方のゲートに
上記第2の相補形MOSトランジスタ回路の出力
を印加し、上記第3の相補形MOSトランジスタ
回路の共通ドレイン端子を出力端子としたことを
特徴とする相補形MOS論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7357878A JPS55656A (en) | 1978-06-16 | 1978-06-16 | Complementary mos logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7357878A JPS55656A (en) | 1978-06-16 | 1978-06-16 | Complementary mos logic circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55656A JPS55656A (en) | 1980-01-07 |
JPS6229929B2 true JPS6229929B2 (ja) | 1987-06-29 |
Family
ID=13522307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7357878A Granted JPS55656A (en) | 1978-06-16 | 1978-06-16 | Complementary mos logic circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS55656A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56171589U (ja) * | 1980-05-23 | 1981-12-18 | ||
JPS58166830A (ja) * | 1982-03-26 | 1983-10-03 | Toshiba Corp | 三状態回路 |
US4686396A (en) * | 1985-08-26 | 1987-08-11 | Xerox Corporation | Minimum delay high speed bus driver |
-
1978
- 1978-06-16 JP JP7357878A patent/JPS55656A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS55656A (en) | 1980-01-07 |
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