JPS6229929B2 - - Google Patents
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- JPS6229929B2 JPS6229929B2 JP53073578A JP7357878A JPS6229929B2 JP S6229929 B2 JPS6229929 B2 JP S6229929B2 JP 53073578 A JP53073578 A JP 53073578A JP 7357878 A JP7357878 A JP 7357878A JP S6229929 B2 JPS6229929 B2 JP S6229929B2
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- 230000000295 complement effect Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は例えばマスタースレイブフリツプフロ
ツプのマスター部およびスレイブ部に使用される
相補形MOS論理回路に関するものである。
ツプのマスター部およびスレイブ部に使用される
相補形MOS論理回路に関するものである。
従来のこの種のインバータ回路の一例を第１図
に示す。図において、１および２はＰチヤンネル
MOSトランジスタ（以下Ｐ MOS Trと略称す
る）、３および４はＮチヤンネルMOSトランジス
タ（以下Ｎ MOSS Trと略称する）、５および
６はクロツクラインおよび反転クロツクライン、
７は入力端子、８は出力端子である。Ｐ MOS
Tr１とＮ MOS Tr３とでトランスミツシヨン
ゲートが、Ｐ MOS Tr２とＮ MOS Tr４とで
インバータがそれぞれ構成され、９はこれらの接
続点である。第２図は第１図の動作説明図で、第
１図の回路におけるタイミング波形を示すもので
ある。図においてａおよびｂはクロツクライン５
および反転クロツクライン６の電圧波形、ｃは入
力端子７の電圧波圭、ｄは接続点９の電圧波形、
ｅは出力端子８の電圧波形を示したものである。
第３は上記インバータの入出力電圧伝達特性を示
すものである。図において、Ｎ MOS Tr４は領
域Ａでカツトオフ特性、領域Ｂ，Ｃで飽和特性、
領域Ｄ，Ｅで３極管特性を各々示し、Ｐ MOS
Tr２は領域Ｅでカツトオフ特性、領域Ｃ，Ｄで
飽和特性、領域Ａ，Ｂで３極管特性を各々示す。
に示す。図において、１および２はＰチヤンネル
MOSトランジスタ（以下Ｐ MOS Trと略称す
る）、３および４はＮチヤンネルMOSトランジス
タ（以下Ｎ MOSS Trと略称する）、５および
６はクロツクラインおよび反転クロツクライン、
７は入力端子、８は出力端子である。Ｐ MOS
Tr１とＮ MOS Tr３とでトランスミツシヨン
ゲートが、Ｐ MOS Tr２とＮ MOS Tr４とで
インバータがそれぞれ構成され、９はこれらの接
続点である。第２図は第１図の動作説明図で、第
１図の回路におけるタイミング波形を示すもので
ある。図においてａおよびｂはクロツクライン５
および反転クロツクライン６の電圧波形、ｃは入
力端子７の電圧波圭、ｄは接続点９の電圧波形、
ｅは出力端子８の電圧波形を示したものである。
第３は上記インバータの入出力電圧伝達特性を示
すものである。図において、Ｎ MOS Tr４は領
域Ａでカツトオフ特性、領域Ｂ，Ｃで飽和特性、
領域Ｄ，Ｅで３極管特性を各々示し、Ｐ MOS
Tr２は領域Ｅでカツトオフ特性、領域Ｃ，Ｄで
飽和特性、領域Ａ，Ｂで３極管特性を各々示す。
つぎに第１図に示すインバータ回路の動作を第
２図および第３図を参照して説明する。
２図および第３図を参照して説明する。
初期電圧は、入力端子７がハイ電圧、接続点９
がロー電圧および出力端子８がハイ電圧の場合を
考える。クロツクライン５がハイ電圧、反転クロ
ツクライン６がロー電圧のとき、入力端子７の電
圧は読込まれないで、接続点９および出力端子８
は前の状態を保持する。
がロー電圧および出力端子８がハイ電圧の場合を
考える。クロツクライン５がハイ電圧、反転クロ
ツクライン６がロー電圧のとき、入力端子７の電
圧は読込まれないで、接続点９および出力端子８
は前の状態を保持する。
つぎにクロツクライン５がロー電圧、反転クロ
ツクライン６がハイ電圧に変化すると、Ｐ
MOS Tr１およびＮ MOS Tr３がオンし、入力
端子７の電圧がまず接続点９に伝達される。接続
点９の電圧は、第２図ｄに示したごとく、ロー電
圧からハイ電圧に変化する。第３図の領域Ｂ，Ｃ
においては、Ｐ MOS Tr２およびＮ MOS Tr
４が共にオン状態であり、出力端子８の電圧はＰ
MOS Tr２及びＮ MOS Tr４のオン抵抗の分
割比により降下するが、反転はしない。領域Ｄ，
Ｅにおいては、接続点９の電圧がインバータの遷
移電圧（通常は電源電圧VDDの約1/2である）を
越え、出力端子８はロー電圧に反転する。
ツクライン６がハイ電圧に変化すると、Ｐ
MOS Tr１およびＮ MOS Tr３がオンし、入力
端子７の電圧がまず接続点９に伝達される。接続
点９の電圧は、第２図ｄに示したごとく、ロー電
圧からハイ電圧に変化する。第３図の領域Ｂ，Ｃ
においては、Ｐ MOS Tr２およびＮ MOS Tr
４が共にオン状態であり、出力端子８の電圧はＰ
MOS Tr２及びＮ MOS Tr４のオン抵抗の分
割比により降下するが、反転はしない。領域Ｄ，
Ｅにおいては、接続点９の電圧がインバータの遷
移電圧（通常は電源電圧VDDの約1/2である）を
越え、出力端子８はロー電圧に反転する。
図示していないが、初期電圧として入力端子７
がロー電圧、接続点９がハイ電圧および出力端子
８がロー電圧の場合も同様に説明できる。
がロー電圧、接続点９がハイ電圧および出力端子
８がロー電圧の場合も同様に説明できる。
上記したように、従来の回路は、インバータの
遷移電圧が約VDD／２と大きいため飽和領域が
広くなり、しかも遷移期間においてはＰ MOS
Tr２およびＮ MOS Tr４が共にオン状態であ
り、一方のMOS Trが３極管領域に入りＰ
MOS Tr２およびＮ MOS Tr４のオン抵抗の分
割比を得てから、出力電圧を反転する。従つて立
上り、立下り時間が長く、第２図ｅに符号Ｔで示
した例ではVDD＝5Vの時、10％〜90％値で約
10nsである。
遷移電圧が約VDD／２と大きいため飽和領域が
広くなり、しかも遷移期間においてはＰ MOS
Tr２およびＮ MOS Tr４が共にオン状態であ
り、一方のMOS Trが３極管領域に入りＰ
MOS Tr２およびＮ MOS Tr４のオン抵抗の分
割比を得てから、出力電圧を反転する。従つて立
上り、立下り時間が長く、第２図ｅに符号Ｔで示
した例ではVDD＝5Vの時、10％〜90％値で約
10nsである。
本発明は以上の点に鑑み、このような問題を解
決すべくなされたもので、その目的は、入力情報
読込み税にインバータの出力段回路であるノツト
ゲートの両MOS Trをオフし、読込み時にそのう
ちの一方のMOS Trのみをオンせしめることによ
り、遷移電圧値を小さくすると共に、出力の立上
り、立下り時間を短くした相補形MOS論理回路
を提供することにある。
決すべくなされたもので、その目的は、入力情報
読込み税にインバータの出力段回路であるノツト
ゲートの両MOS Trをオフし、読込み時にそのう
ちの一方のMOS Trのみをオンせしめることによ
り、遷移電圧値を小さくすると共に、出力の立上
り、立下り時間を短くした相補形MOS論理回路
を提供することにある。
以下、本発明の実施例を図について説明する。
第４図は本発明による相補形MOS論理回路の
一実施例を示す回路図である。第４図において第
１図と同一符号のものは相当部分を示し、１０，
１１および１２はＰ MOS Tr、１３，１４およ
び１５はＮ MOS Trである。Ｐ MOS Tr１
０，１１のソース電極は電源VDDに接続され、
Ｎ MOS Tr１４，１５のソース電極は接地され
ている。Ｐ MOS Tr１０のドレイン電極はＮ
MOS Tr１３のドレイン電極とＰ MOS Tr１１
のゲート電極とに接続されており、この接続点を
端子１６とする。Ｐ MOS Tr１０とＮ MOS
Tr１３のゲート電極は反転クロツクライン６に
接続されている。Ｎ MOS Tr１４のドレイン電
極はＰ MOS Tr１２のドレイン電極とＮ
MOS Tr１５のゲート電極とに接続されており、
この接続点を端子１７とする。Ｎ MOS Tr１４
とＰ MOS Tr１２のゲート電極はクロツクライ
ン５に接続されている。Ｎ MOS Tr１３とＰ
MOS Tr１２の各ソース電極は共通接続されてお
り、この接続点を入力端子７とする。Ｐ MOS
Tr１１とＮ MOS Tr１５の各ドレイン電極は
共通接続されており、この接続点を出力端子８と
する。
一実施例を示す回路図である。第４図において第
１図と同一符号のものは相当部分を示し、１０，
１１および１２はＰ MOS Tr、１３，１４およ
び１５はＮ MOS Trである。Ｐ MOS Tr１
０，１１のソース電極は電源VDDに接続され、
Ｎ MOS Tr１４，１５のソース電極は接地され
ている。Ｐ MOS Tr１０のドレイン電極はＮ
MOS Tr１３のドレイン電極とＰ MOS Tr１１
のゲート電極とに接続されており、この接続点を
端子１６とする。Ｐ MOS Tr１０とＮ MOS
Tr１３のゲート電極は反転クロツクライン６に
接続されている。Ｎ MOS Tr１４のドレイン電
極はＰ MOS Tr１２のドレイン電極とＮ
MOS Tr１５のゲート電極とに接続されており、
この接続点を端子１７とする。Ｎ MOS Tr１４
とＰ MOS Tr１２のゲート電極はクロツクライ
ン５に接続されている。Ｎ MOS Tr１３とＰ
MOS Tr１２の各ソース電極は共通接続されてお
り、この接続点を入力端子７とする。Ｐ MOS
Tr１１とＮ MOS Tr１５の各ドレイン電極は
共通接続されており、この接続点を出力端子８と
する。
第５図は第４図の動作説明図で、第４図の実施
例におけるタイミング波形を示すものである。図
において、ａおよびｂはクロツクライン５および
反転クロツクライン６の電圧波形、ｃは入力端子
７の電圧波形、ｄは端子１６の電圧波形、ｅは端
子１７の電圧波形、ｆは出力端子８の電圧波形を
示すものである。
例におけるタイミング波形を示すものである。図
において、ａおよびｂはクロツクライン５および
反転クロツクライン６の電圧波形、ｃは入力端子
７の電圧波形、ｄは端子１６の電圧波形、ｅは端
子１７の電圧波形、ｆは出力端子８の電圧波形を
示すものである。
第６図はＰ MOS Tr１１とＮ MOS Tr１５
より構成される回路（以下、ノツトゲートと略称
する）の入出力電圧伝達特性を示すものである。
図において、Ｎ MOS Tr１５は領域Ｆでカツト
オフ特性、領域Ｇで飽和特性、領域Ｈ，Ｉ，Ｊで
３極管特性を各々示し、Ｐ MOS Tr１１は領域
Ｊでカツトオフ特性、領域Ｉで飽和特性、領域
Ｆ，Ｇ，Ｈで３極管特性を各々示す。
より構成される回路（以下、ノツトゲートと略称
する）の入出力電圧伝達特性を示すものである。
図において、Ｎ MOS Tr１５は領域Ｆでカツト
オフ特性、領域Ｇで飽和特性、領域Ｈ，Ｉ，Ｊで
３極管特性を各々示し、Ｐ MOS Tr１１は領域
Ｊでカツトオフ特性、領域Ｉで飽和特性、領域
Ｆ，Ｇ，Ｈで３極管特性を各々示す。
つぎに第４図に示す実施例の動作を第５図およ
び第６図を参照して説明する。初期電圧は入力端
子７、端子１６，１７および出力端子８がすべて
ハイ電圧の場合を考える。クロツクライン５がハ
イ電圧、反転クロツクライン６がロー電圧になる
と、Ｐ MOS Tr１０とＮ MOS Tr１４がオン
そ、Ｎ MOS Tr１３とＰ MOS Tr１２はオフ
する。これにより入力端子７の電圧は読込まれな
いで、端子１６はハイ電圧、端子１７はロー電圧
となる。この際端子１７の電圧は第５図ｅに示し
たごとくハイ電圧からロー電圧に変化する。従つ
てＰ MOS Tr１１とＮ MOS Tr１５は共にオ
フ状態であり、出力端子８は前の状態を保持す
る。
び第６図を参照して説明する。初期電圧は入力端
子７、端子１６，１７および出力端子８がすべて
ハイ電圧の場合を考える。クロツクライン５がハ
イ電圧、反転クロツクライン６がロー電圧になる
と、Ｐ MOS Tr１０とＮ MOS Tr１４がオン
そ、Ｎ MOS Tr１３とＰ MOS Tr１２はオフ
する。これにより入力端子７の電圧は読込まれな
いで、端子１６はハイ電圧、端子１７はロー電圧
となる。この際端子１７の電圧は第５図ｅに示し
たごとくハイ電圧からロー電圧に変化する。従つ
てＰ MOS Tr１１とＮ MOS Tr１５は共にオ
フ状態であり、出力端子８は前の状態を保持す
る。
つぎにクロツクライン５がロー電圧、反転クロ
ツクライン６がハイ電圧に変化すると、Ｐ
MOS Tr１０とＮ MOS Tr１４はオフし、Ｎ
MOS Tr１３とＰ MOS Tr１２はオンする。こ
のとき入力端子７の電圧は各端子１６，１７に伝
達される。入力端子７がハイ電圧であるから、端
子１７の電圧は第５図ｅに示したごとくロー電圧
からハイ電圧に変化し、また端子１６の電圧はハ
イ電圧を保持している。従つてＰ MOS Tr１１
はオフ状態を保持、Ｎ MOS Tr１５のみオンす
る。第６図よりわかるように、ノツトゲートにお
ける遷移電圧は、Ｎ MOS Tr１５のしきい値電
圧VINにほぼ等しくなり、飽和領域が狭い。Ｎ
MOS Tr１５が３極管領域に入ると、出力端子８
は第５図ｆに符号T′で示したごとく、ハイ電圧
からロー電圧に反転し、入力端子７の情報が伝達
される。
ツクライン６がハイ電圧に変化すると、Ｐ
MOS Tr１０とＮ MOS Tr１４はオフし、Ｎ
MOS Tr１３とＰ MOS Tr１２はオンする。こ
のとき入力端子７の電圧は各端子１６，１７に伝
達される。入力端子７がハイ電圧であるから、端
子１７の電圧は第５図ｅに示したごとくロー電圧
からハイ電圧に変化し、また端子１６の電圧はハ
イ電圧を保持している。従つてＰ MOS Tr１１
はオフ状態を保持、Ｎ MOS Tr１５のみオンす
る。第６図よりわかるように、ノツトゲートにお
ける遷移電圧は、Ｎ MOS Tr１５のしきい値電
圧VINにほぼ等しくなり、飽和領域が狭い。Ｎ
MOS Tr１５が３極管領域に入ると、出力端子８
は第５図ｆに符号T′で示したごとく、ハイ電圧
からロー電圧に反転し、入力端子７の情報が伝達
される。
なお、図示していないが、初期電圧として入力
端子７がロー電圧、出力端子８がハイ電圧の場合
も同様に説明できる。このときはＰ MOS Tr１
１のみがオンし、ノツトゲートの遷移電圧は
VDD―Ｐ MOS Tr１１のしきい値電圧｜VTP
｜にほぼ等しくなる。
端子７がロー電圧、出力端子８がハイ電圧の場合
も同様に説明できる。このときはＰ MOS Tr１
１のみがオンし、ノツトゲートの遷移電圧は
VDD―Ｐ MOS Tr１１のしきい値電圧｜VTP
｜にほぼ等しくなる。
前述したところから明らかなように、上述の本
実施例回路は、入力情報読込み前にクロツクライ
ン５および反転クロツクライン６によりＰ
MOS Tr１０およびＮ MOS Tr１４をオンさせ
ることにより、ノツトゲートのＰ MOS Tr１１
とＮ MOS Tr１５をオフ状態とし、読込み時に
一方のMOS Trのみオンさせるようにしている。
従つて、従来回路に比し、ノツトゲートにおける
遷移電圧値が小さくなり、一方のMOS Trがより
早く３極管領域で動作し始め、さらにノツトゲー
トにおけるＰ MOS Tr１１とＮ MOS Tr１５
のオン抵抗の分割比は出力電圧の反転とは無関係
となるため、立上り、立下り時間が短くなる。た
とえば、VDD＝5vのとき、10％−90％値で、第
１図に示す従来回路では立上り時間は約10nsで
あつたのに対し、第４図に示す本発明の実施例の
回路では約5nsとなり、従来回路に比して高速化
できる。
実施例回路は、入力情報読込み前にクロツクライ
ン５および反転クロツクライン６によりＰ
MOS Tr１０およびＮ MOS Tr１４をオンさせ
ることにより、ノツトゲートのＰ MOS Tr１１
とＮ MOS Tr１５をオフ状態とし、読込み時に
一方のMOS Trのみオンさせるようにしている。
従つて、従来回路に比し、ノツトゲートにおける
遷移電圧値が小さくなり、一方のMOS Trがより
早く３極管領域で動作し始め、さらにノツトゲー
トにおけるＰ MOS Tr１１とＮ MOS Tr１５
のオン抵抗の分割比は出力電圧の反転とは無関係
となるため、立上り、立下り時間が短くなる。た
とえば、VDD＝5vのとき、10％−90％値で、第
１図に示す従来回路では立上り時間は約10nsで
あつたのに対し、第４図に示す本発明の実施例の
回路では約5nsとなり、従来回路に比して高速化
できる。
以上説明したように、本発明に係る相補形
MOS 論理回路によれば、入力情報読込み前に
インバータの出力段回路であるノツトゲートの両
MOS Trをオフし、読込み時にそのうちの一方の
MOS Trのみをオンせしめるようにしたので、従
来のこの種の回路に比して遷移電圧を小さくで
き、立上り、立下り時間を短縮して高速化できる
ため、50MHz以上の高速クロツクによる回路動作
を行なわせる上で実用上の効果が大である。
MOS 論理回路によれば、入力情報読込み前に
インバータの出力段回路であるノツトゲートの両
MOS Trをオフし、読込み時にそのうちの一方の
MOS Trのみをオンせしめるようにしたので、従
来のこの種の回路に比して遷移電圧を小さくで
き、立上り、立下り時間を短縮して高速化できる
ため、50MHz以上の高速クロツクによる回路動作
を行なわせる上で実用上の効果が大である。
第１図は従来の相補形MOS論理回路の一例を
示す回路図、第２図はその動作波形図、第３図は
第１図のインバータ部の入出力電圧伝達特性図、
第４図は本発明の一実施例を示す回路図、第５図
はその動作波形図、第６図は第４図のノツトゲー
トの入出力電圧伝達特性図である。 図において、５はクロツクライン、６は反転ク
ロツクライン、７は入力端子、８は出力端子、１
０〜１２はそれぞれＰチヤンネルMOSトランジ
スタ、１３〜１５はそれぞれＮチヤンネルMOS
トランジスタである。なお、図中、同一符号は同
一又は相当部分を示す。
示す回路図、第２図はその動作波形図、第３図は
第１図のインバータ部の入出力電圧伝達特性図、
第４図は本発明の一実施例を示す回路図、第５図
はその動作波形図、第６図は第４図のノツトゲー
トの入出力電圧伝達特性図である。 図において、５はクロツクライン、６は反転ク
ロツクライン、７は入力端子、８は出力端子、１
０〜１２はそれぞれＰチヤンネルMOSトランジ
スタ、１３〜１５はそれぞれＮチヤンネルMOS
トランジスタである。なお、図中、同一符号は同
一又は相当部分を示す。
Claims (1)
- １ 入力端子と第１レベルの電位源との間に接続
され、共通ゲート端子がクロツクラインに接続さ
れた第１の相補形MOSトランジスタ回路、上記
入力端子と第２レベルの電位源との間に接続さ
れ、共通ゲート端子が反転クロツクラインに接続
された第２の相補形MOSトランジスタ回路、上
記第１レベルの電位源と第２レベルの電位源との
間に接続された第３の相補形MOSトランジスタ
回路を備え、上記第３の相補形MOSトランジス
タ回路を構成する一対のMOSトランジスタの一
方のゲートに上記第１の相補形MOSトランジス
タ回路の出力を印加すると共に、他方のゲートに
上記第２の相補形MOSトランジスタ回路の出力
を印加し、上記第３の相補形MOSトランジスタ
回路の共通ドレイン端子を出力端子としたことを
特徴とする相補形MOS論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7357878A JPS55656A (en) | 1978-06-16 | 1978-06-16 | Complementary mos logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7357878A JPS55656A (en) | 1978-06-16 | 1978-06-16 | Complementary mos logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55656A JPS55656A (en) | 1980-01-07 |
| JPS6229929B2 true JPS6229929B2 (ja) | 1987-06-29 |
Family
ID=13522307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7357878A Granted JPS55656A (en) | 1978-06-16 | 1978-06-16 | Complementary mos logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55656A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56171589U (ja) * | 1980-05-23 | 1981-12-18 | ||
| JPS58166830A (ja) * | 1982-03-26 | 1983-10-03 | Toshiba Corp | 三状態回路 |
| US4686396A (en) * | 1985-08-26 | 1987-08-11 | Xerox Corporation | Minimum delay high speed bus driver |
-
1978
- 1978-06-16 JP JP7357878A patent/JPS55656A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55656A (en) | 1980-01-07 |
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