JPH02186826A - レベルシフタ - Google Patents
レベルシフタInfo
- Publication number
- JPH02186826A JPH02186826A JP1007211A JP721189A JPH02186826A JP H02186826 A JPH02186826 A JP H02186826A JP 1007211 A JP1007211 A JP 1007211A JP 721189 A JP721189 A JP 721189A JP H02186826 A JPH02186826 A JP H02186826A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- mos transistors
- level
- drains
- mos transistor
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 230000003313 weakening effect Effects 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＣＭＯ３論理回路、特に、高電位系の部分から
低電位系の部分へ供給される信号のレベルをシフトする
レベルシフタに関するものである。
低電位系の部分へ供給される信号のレベルをシフトする
レベルシフタに関するものである。
従来の技術
第３図にこの種のレベルシフタの一例を示す。
図において、１１．１２はレベルシフト用抵抗体、５，
６はインバータ、１０はレベルシフタである。
６はインバータ、１０はレベルシフタである。
このレベルシフタでは高電位系の部分、たとえばインバ
ータ５の出力から低電位系の部分、たとえばインバータ
６の入力へ信号を供給する場合、第１．第２の抵抗体１
１．１２によってレベルシフトが行われる。
ータ５の出力から低電位系の部分、たとえばインバータ
６の入力へ信号を供給する場合、第１．第２の抵抗体１
１．１２によってレベルシフトが行われる。
すなわち、第１の抵抗体の一端をインバータ５の出力端
子に接続し、他端を第２の抵抗体の一端に接続し、第２
の抵抗体の他端を接地し、インバータ６の入力端子を前
記抵抗体１１．１２の共通接続点に接続する構成により
レベルシフトの機能が発揮される。
子に接続し、他端を第２の抵抗体の一端に接続し、第２
の抵抗体の他端を接地し、インバータ６の入力端子を前
記抵抗体１１．１２の共通接続点に接続する構成により
レベルシフトの機能が発揮される。
第４図に高電位系として５Ｖ、低電位系として３ｖとし
た場合の動作波形図を示す。
た場合の動作波形図を示す。
発明が解決しようとする課題
しかしながら、抵抗分割方式を採用した上記しベルシフ
タでは以下に示すような解決課題があった。１番目の課
題は、ＣＭＯ８の半導体プロセスで精度の高い高抵抗を
形成する必要があることである。２番目の課題は、ある
程度以上の動作周波数になると信号波形になまりが生じ
ることである。
タでは以下に示すような解決課題があった。１番目の課
題は、ＣＭＯ８の半導体プロセスで精度の高い高抵抗を
形成する必要があることである。２番目の課題は、ある
程度以上の動作周波数になると信号波形になまりが生じ
ることである。
課題を解決するための手段
以上のような課題を解決するために、本発明は高電位系
の信号を２相の信号となし、これらの信号を低電位系に
設けた２個のＮチャネルＭＯＳトランジスタのゲート入
力とし、２個のＮチャネルＭＯ３）ランジスタを交互に
ＯＮ、ＯＦＦさせ。
の信号を２相の信号となし、これらの信号を低電位系に
設けた２個のＮチャネルＭＯＳトランジスタのゲート入
力とし、２個のＮチャネルＭＯ３）ランジスタを交互に
ＯＮ、ＯＦＦさせ。
ＯＮ状態の時、他方のＮチャネルＭＯＳトランジスタの
ドレインに低電位系の電位レベルを出力するようにＰチ
ャネルＭＯＳトランジスタをＯＮさせるようにしたもの
である。
ドレインに低電位系の電位レベルを出力するようにＰチ
ャネルＭＯＳトランジスタをＯＮさせるようにしたもの
である。
作用
この構成によれば、レベルシフタから抵抗を排除するこ
とができ、ＣＭＯＳトランジスタ構成のレベルシックが
実現される。
とができ、ＣＭＯＳトランジスタ構成のレベルシックが
実現される。
実施例
本発明の実施例を、第１図、第２図を用いて説明する。
第１図は本発明の一実施例を示す回路構成図であり、第
２図がその動作波形図である。
２図がその動作波形図である。
本発明のレベルシフタは、低電位系でソースが各々電源
（３ｖ）に接続されたＰチャネルＭＯＳトランジスタ１
，２のゲートとドレインを交差接続し、さらに、それぞ
れのドレインにソースが接地されたＮチャネルＭＯ３）
ランジスタ３と４のドレインを接続するとともに前記Ｎ
チャネルＭＯＳトランジスタ３と４のゲートに逆極性の
高電位系信号号ＡとＡを印加し、レベルシフト出力、す
なわち低電位レベルの出力を前記ＮチャネルＭＯＳトラ
ンジスタ４のドレインから取り出す構成となっている。
（３ｖ）に接続されたＰチャネルＭＯＳトランジスタ１
，２のゲートとドレインを交差接続し、さらに、それぞ
れのドレインにソースが接地されたＮチャネルＭＯ３）
ランジスタ３と４のドレインを接続するとともに前記Ｎ
チャネルＭＯＳトランジスタ３と４のゲートに逆極性の
高電位系信号号ＡとＡを印加し、レベルシフト出力、す
なわち低電位レベルの出力を前記ＮチャネルＭＯＳトラ
ンジスタ４のドレインから取り出す構成となっている。
このように構成されたレベルシフタにおいて、信号Ａが
“Ｈｉ″レベルの時、ＮチャネルＭＯＳトランジスタ３
のゲート電位はＯＶ、ＮチャネルＭＯＳトランジスタ４
のゲート電位は５ｖとなるのでＮチャネルＭＯＳトラン
ジスタ３がＯＦＦに、ＮチャネルＭＯＳトランジスタ４
がＯＮとなり、ＮチャネルＭＯＳトランジスタ４のドレ
インはＯｖになる。この状態になるとＰチャネルＭＯＳ
トランジスタ１のゲート電位がＯｖとなり、Ｐチャネル
ＭＯＳトランジスタ１がＯＮとなるので、そのドレイン
は３ｖとなり、この電圧がＰチャネルＭＯＳトランジス
タ２のゲートに印加され、ＰチャネルＭＯ３）ランジス
タ２はＯＦＦとなるのでＮチャネルＭＯ３）ランジスタ
４はＯＮのままである。
“Ｈｉ″レベルの時、ＮチャネルＭＯＳトランジスタ３
のゲート電位はＯＶ、ＮチャネルＭＯＳトランジスタ４
のゲート電位は５ｖとなるのでＮチャネルＭＯＳトラン
ジスタ３がＯＦＦに、ＮチャネルＭＯＳトランジスタ４
がＯＮとなり、ＮチャネルＭＯＳトランジスタ４のドレ
インはＯｖになる。この状態になるとＰチャネルＭＯＳ
トランジスタ１のゲート電位がＯｖとなり、Ｐチャネル
ＭＯＳトランジスタ１がＯＮとなるので、そのドレイン
は３ｖとなり、この電圧がＰチャネルＭＯＳトランジス
タ２のゲートに印加され、ＰチャネルＭＯ３）ランジス
タ２はＯＦＦとなるのでＮチャネルＭＯ３）ランジスタ
４はＯＮのままである。
次に、信号Ａが“ＬＯ”レベルに変わると、Ｎチャネル
ＭＯＳトランジスタ３は、そのゲート電位が５ｖとなっ
て、ＯＮになり、ドレインがＯｖとなる。一方、Ｎチャ
ネルＭＯＳトランジスタ４はＯＦＦになるが、Ｐチャネ
ルＭＯ３トランジスタ１と２のＯＮ、ＯＦＦ関係も入れ
かわるので、ＮチャネルＭＯＳトランジスタ４はＯＦＦ
のままである。このとき、ＮチャネルＭＯＳトランジス
タ４のドレインすなわちＰチャネルＭＯＳトランジスタ
２のドレインはＰチャネルＭＯＳトランジスタ２がＯＮ
となるためソースが接続された電源の電圧（３ｖ）であ
る。
ＭＯＳトランジスタ３は、そのゲート電位が５ｖとなっ
て、ＯＮになり、ドレインがＯｖとなる。一方、Ｎチャ
ネルＭＯＳトランジスタ４はＯＦＦになるが、Ｐチャネ
ルＭＯ３トランジスタ１と２のＯＮ、ＯＦＦ関係も入れ
かわるので、ＮチャネルＭＯＳトランジスタ４はＯＦＦ
のままである。このとき、ＮチャネルＭＯＳトランジス
タ４のドレインすなわちＰチャネルＭＯＳトランジスタ
２のドレインはＰチャネルＭＯＳトランジスタ２がＯＮ
となるためソースが接続された電源の電圧（３ｖ）であ
る。
したがって、インバータ６から出力される信号ＢはＡと
同相で、電位レベルが５ｖから３ｖにレベルシフトされ
た信号となる。
同相で、電位レベルが５ｖから３ｖにレベルシフトされ
た信号となる。
発明の詳細
な説明したように本発明のレベルシフタは、精度の高い
高抵抗を使用することなく、ＣＭＯ３回路で実現できる
ため、信号の波形なまりが生じることがなく、また、動
作周波数が向上する効果が奏される。
高抵抗を使用することなく、ＣＭＯ３回路で実現できる
ため、信号の波形なまりが生じることがなく、また、動
作周波数が向上する効果が奏される。
第１図が本発明のレベルシフタの回路構成図、第２図は
動作波形図、第３図は従来のレベルシフ≠ 夕の回路構成図、第舎図はその動作波形図である。 １．２・・・・・・ＰチャネルＭＯＳトランジスタ、３
．４・・・・・・ＮチャネルＭＯ８トランジスタ、５゜
６．７・・・・・・インバータ、１０・・・・・・レベ
ルシフタ、１１．１２・・・・・・抵抗体。 第 図 第 図 第 図 第 図
動作波形図、第３図は従来のレベルシフ≠ 夕の回路構成図、第舎図はその動作波形図である。 １．２・・・・・・ＰチャネルＭＯＳトランジスタ、３
．４・・・・・・ＮチャネルＭＯ８トランジスタ、５゜
６．７・・・・・・インバータ、１０・・・・・・レベ
ルシフタ、１１．１２・・・・・・抵抗体。 第 図 第 図 第 図 第 図
Claims (1)
- 低電位系でソースが各々電源に接続された第１、第２の
ＰチャネルＭＯＳトランジスタのゲートとドレインのそ
れぞれを交差接続し、各々ドレインにソースが接地され
た第１、第２のＮチャネルＭＯＳトランジスタのドレイ
ンを接続し、前記ＮチャネルＭＯＳトランジスタのゲー
ト入力に各各、高電位系の逆極性の２相信号を印加し、
前記Ｎチャネル及びＰチャネルＭＯＳトランジスタのド
レインより低電位系の信号を取り出すことを特徴とする
レベルシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007211A JPH02186826A (ja) | 1989-01-13 | 1989-01-13 | レベルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007211A JPH02186826A (ja) | 1989-01-13 | 1989-01-13 | レベルシフタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186826A true JPH02186826A (ja) | 1990-07-23 |
Family
ID=11659667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007211A Pending JPH02186826A (ja) | 1989-01-13 | 1989-01-13 | レベルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186826A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798860A2 (en) * | 1996-03-29 | 1997-10-01 | Nec Corporation | High voltage level shift circuit including cmos transistor having thin gate insulating film |
| JP2005045796A (ja) * | 2003-07-22 | 2005-02-17 | Samsung Electronics Co Ltd | レベルダウン回路を含むインターフェース回路 |
| JP2010178382A (ja) * | 2003-06-16 | 2010-08-12 | Nec Corp | 差動回路への漏洩電流が抑制された論理回路 |
| JP2013093659A (ja) * | 2011-10-24 | 2013-05-16 | Renesas Electronics Corp | 入力回路 |
-
1989
- 1989-01-13 JP JP1007211A patent/JPH02186826A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798860A2 (en) * | 1996-03-29 | 1997-10-01 | Nec Corporation | High voltage level shift circuit including cmos transistor having thin gate insulating film |
| US5852366A (en) * | 1996-03-29 | 1998-12-22 | Nec Corporation | High voltage level shift circuit including CMOS transistor having thin gate insulating film |
| EP0798860A3 (en) * | 1996-03-29 | 1999-05-06 | Nec Corporation | High voltage level shift circuit including cmos transistor having thin gate insulating film |
| JP2010178382A (ja) * | 2003-06-16 | 2010-08-12 | Nec Corp | 差動回路への漏洩電流が抑制された論理回路 |
| JP2005045796A (ja) * | 2003-07-22 | 2005-02-17 | Samsung Electronics Co Ltd | レベルダウン回路を含むインターフェース回路 |
| JP2013093659A (ja) * | 2011-10-24 | 2013-05-16 | Renesas Electronics Corp | 入力回路 |
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