JPH02186826A - レベルシフタ - Google Patents
レベルシフタInfo
- Publication number
- JPH02186826A JPH02186826A JP1007211A JP721189A JPH02186826A JP H02186826 A JPH02186826 A JP H02186826A JP 1007211 A JP1007211 A JP 1007211A JP 721189 A JP721189 A JP 721189A JP H02186826 A JPH02186826 A JP H02186826A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- mos transistors
- level
- drains
- mos transistor
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 230000003313 weakening effect Effects 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はCMO3論理回路、特に、高電位系の部分から
低電位系の部分へ供給される信号のレベルをシフトする
レベルシフタに関するものである。
低電位系の部分へ供給される信号のレベルをシフトする
レベルシフタに関するものである。
従来の技術
第3図にこの種のレベルシフタの一例を示す。
図において、11.12はレベルシフト用抵抗体、5,
6はインバータ、10はレベルシフタである。
6はインバータ、10はレベルシフタである。
このレベルシフタでは高電位系の部分、たとえばインバ
ータ5の出力から低電位系の部分、たとえばインバータ
6の入力へ信号を供給する場合、第1.第2の抵抗体1
1.12によってレベルシフトが行われる。
ータ5の出力から低電位系の部分、たとえばインバータ
6の入力へ信号を供給する場合、第1.第2の抵抗体1
1.12によってレベルシフトが行われる。
すなわち、第1の抵抗体の一端をインバータ5の出力端
子に接続し、他端を第2の抵抗体の一端に接続し、第2
の抵抗体の他端を接地し、インバータ6の入力端子を前
記抵抗体11.12の共通接続点に接続する構成により
レベルシフトの機能が発揮される。
子に接続し、他端を第2の抵抗体の一端に接続し、第2
の抵抗体の他端を接地し、インバータ6の入力端子を前
記抵抗体11.12の共通接続点に接続する構成により
レベルシフトの機能が発揮される。
第4図に高電位系として5V、低電位系として3vとし
た場合の動作波形図を示す。
た場合の動作波形図を示す。
発明が解決しようとする課題
しかしながら、抵抗分割方式を採用した上記しベルシフ
タでは以下に示すような解決課題があった。1番目の課
題は、CMO8の半導体プロセスで精度の高い高抵抗を
形成する必要があることである。2番目の課題は、ある
程度以上の動作周波数になると信号波形になまりが生じ
ることである。
タでは以下に示すような解決課題があった。1番目の課
題は、CMO8の半導体プロセスで精度の高い高抵抗を
形成する必要があることである。2番目の課題は、ある
程度以上の動作周波数になると信号波形になまりが生じ
ることである。
課題を解決するための手段
以上のような課題を解決するために、本発明は高電位系
の信号を2相の信号となし、これらの信号を低電位系に
設けた2個のNチャネルMOSトランジスタのゲート入
力とし、2個のNチャネルMO3)ランジスタを交互に
ON、OFFさせ。
の信号を2相の信号となし、これらの信号を低電位系に
設けた2個のNチャネルMOSトランジスタのゲート入
力とし、2個のNチャネルMO3)ランジスタを交互に
ON、OFFさせ。
ON状態の時、他方のNチャネルMOSトランジスタの
ドレインに低電位系の電位レベルを出力するようにPチ
ャネルMOSトランジスタをONさせるようにしたもの
である。
ドレインに低電位系の電位レベルを出力するようにPチ
ャネルMOSトランジスタをONさせるようにしたもの
である。
作用
この構成によれば、レベルシフタから抵抗を排除するこ
とができ、CMOSトランジスタ構成のレベルシックが
実現される。
とができ、CMOSトランジスタ構成のレベルシックが
実現される。
実施例
本発明の実施例を、第1図、第2図を用いて説明する。
第1図は本発明の一実施例を示す回路構成図であり、第
2図がその動作波形図である。
2図がその動作波形図である。
本発明のレベルシフタは、低電位系でソースが各々電源
(3v)に接続されたPチャネルMOSトランジスタ1
,2のゲートとドレインを交差接続し、さらに、それぞ
れのドレインにソースが接地されたNチャネルMO3)
ランジスタ3と4のドレインを接続するとともに前記N
チャネルMOSトランジスタ3と4のゲートに逆極性の
高電位系信号号AとAを印加し、レベルシフト出力、す
なわち低電位レベルの出力を前記NチャネルMOSトラ
ンジスタ4のドレインから取り出す構成となっている。
(3v)に接続されたPチャネルMOSトランジスタ1
,2のゲートとドレインを交差接続し、さらに、それぞ
れのドレインにソースが接地されたNチャネルMO3)
ランジスタ3と4のドレインを接続するとともに前記N
チャネルMOSトランジスタ3と4のゲートに逆極性の
高電位系信号号AとAを印加し、レベルシフト出力、す
なわち低電位レベルの出力を前記NチャネルMOSトラ
ンジスタ4のドレインから取り出す構成となっている。
このように構成されたレベルシフタにおいて、信号Aが
“Hi″レベルの時、NチャネルMOSトランジスタ3
のゲート電位はOV、NチャネルMOSトランジスタ4
のゲート電位は5vとなるのでNチャネルMOSトラン
ジスタ3がOFFに、NチャネルMOSトランジスタ4
がONとなり、NチャネルMOSトランジスタ4のドレ
インはOvになる。この状態になるとPチャネルMOS
トランジスタ1のゲート電位がOvとなり、Pチャネル
MOSトランジスタ1がONとなるので、そのドレイン
は3vとなり、この電圧がPチャネルMOSトランジス
タ2のゲートに印加され、PチャネルMO3)ランジス
タ2はOFFとなるのでNチャネルMO3)ランジスタ
4はONのままである。
“Hi″レベルの時、NチャネルMOSトランジスタ3
のゲート電位はOV、NチャネルMOSトランジスタ4
のゲート電位は5vとなるのでNチャネルMOSトラン
ジスタ3がOFFに、NチャネルMOSトランジスタ4
がONとなり、NチャネルMOSトランジスタ4のドレ
インはOvになる。この状態になるとPチャネルMOS
トランジスタ1のゲート電位がOvとなり、Pチャネル
MOSトランジスタ1がONとなるので、そのドレイン
は3vとなり、この電圧がPチャネルMOSトランジス
タ2のゲートに印加され、PチャネルMO3)ランジス
タ2はOFFとなるのでNチャネルMO3)ランジスタ
4はONのままである。
次に、信号Aが“LO”レベルに変わると、Nチャネル
MOSトランジスタ3は、そのゲート電位が5vとなっ
て、ONになり、ドレインがOvとなる。一方、Nチャ
ネルMOSトランジスタ4はOFFになるが、Pチャネ
ルMO3トランジスタ1と2のON、OFF関係も入れ
かわるので、NチャネルMOSトランジスタ4はOFF
のままである。このとき、NチャネルMOSトランジス
タ4のドレインすなわちPチャネルMOSトランジスタ
2のドレインはPチャネルMOSトランジスタ2がON
となるためソースが接続された電源の電圧(3v)であ
る。
MOSトランジスタ3は、そのゲート電位が5vとなっ
て、ONになり、ドレインがOvとなる。一方、Nチャ
ネルMOSトランジスタ4はOFFになるが、Pチャネ
ルMO3トランジスタ1と2のON、OFF関係も入れ
かわるので、NチャネルMOSトランジスタ4はOFF
のままである。このとき、NチャネルMOSトランジス
タ4のドレインすなわちPチャネルMOSトランジスタ
2のドレインはPチャネルMOSトランジスタ2がON
となるためソースが接続された電源の電圧(3v)であ
る。
したがって、インバータ6から出力される信号BはAと
同相で、電位レベルが5vから3vにレベルシフトされ
た信号となる。
同相で、電位レベルが5vから3vにレベルシフトされ
た信号となる。
発明の詳細
な説明したように本発明のレベルシフタは、精度の高い
高抵抗を使用することなく、CMO3回路で実現できる
ため、信号の波形なまりが生じることがなく、また、動
作周波数が向上する効果が奏される。
高抵抗を使用することなく、CMO3回路で実現できる
ため、信号の波形なまりが生じることがなく、また、動
作周波数が向上する効果が奏される。
第1図が本発明のレベルシフタの回路構成図、第2図は
動作波形図、第3図は従来のレベルシフ≠ 夕の回路構成図、第舎図はその動作波形図である。 1.2・・・・・・PチャネルMOSトランジスタ、3
.4・・・・・・NチャネルMO8トランジスタ、5゜
6.7・・・・・・インバータ、10・・・・・・レベ
ルシフタ、11.12・・・・・・抵抗体。 第 図 第 図 第 図 第 図
動作波形図、第3図は従来のレベルシフ≠ 夕の回路構成図、第舎図はその動作波形図である。 1.2・・・・・・PチャネルMOSトランジスタ、3
.4・・・・・・NチャネルMO8トランジスタ、5゜
6.7・・・・・・インバータ、10・・・・・・レベ
ルシフタ、11.12・・・・・・抵抗体。 第 図 第 図 第 図 第 図
Claims (1)
- 低電位系でソースが各々電源に接続された第1、第2の
PチャネルMOSトランジスタのゲートとドレインのそ
れぞれを交差接続し、各々ドレインにソースが接地され
た第1、第2のNチャネルMOSトランジスタのドレイ
ンを接続し、前記NチャネルMOSトランジスタのゲー
ト入力に各各、高電位系の逆極性の2相信号を印加し、
前記Nチャネル及びPチャネルMOSトランジスタのド
レインより低電位系の信号を取り出すことを特徴とする
レベルシフタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1007211A JPH02186826A (ja) | 1989-01-13 | 1989-01-13 | レベルシフタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1007211A JPH02186826A (ja) | 1989-01-13 | 1989-01-13 | レベルシフタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02186826A true JPH02186826A (ja) | 1990-07-23 |
Family
ID=11659667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1007211A Pending JPH02186826A (ja) | 1989-01-13 | 1989-01-13 | レベルシフタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02186826A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0798860A2 (en) * | 1996-03-29 | 1997-10-01 | Nec Corporation | High voltage level shift circuit including cmos transistor having thin gate insulating film |
JP2005045796A (ja) * | 2003-07-22 | 2005-02-17 | Samsung Electronics Co Ltd | レベルダウン回路を含むインターフェース回路 |
JP2010178382A (ja) * | 2003-06-16 | 2010-08-12 | Nec Corp | 差動回路への漏洩電流が抑制された論理回路 |
JP2013093659A (ja) * | 2011-10-24 | 2013-05-16 | Renesas Electronics Corp | 入力回路 |
-
1989
- 1989-01-13 JP JP1007211A patent/JPH02186826A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0798860A2 (en) * | 1996-03-29 | 1997-10-01 | Nec Corporation | High voltage level shift circuit including cmos transistor having thin gate insulating film |
US5852366A (en) * | 1996-03-29 | 1998-12-22 | Nec Corporation | High voltage level shift circuit including CMOS transistor having thin gate insulating film |
EP0798860A3 (en) * | 1996-03-29 | 1999-05-06 | Nec Corporation | High voltage level shift circuit including cmos transistor having thin gate insulating film |
JP2010178382A (ja) * | 2003-06-16 | 2010-08-12 | Nec Corp | 差動回路への漏洩電流が抑制された論理回路 |
JP2005045796A (ja) * | 2003-07-22 | 2005-02-17 | Samsung Electronics Co Ltd | レベルダウン回路を含むインターフェース回路 |
JP2013093659A (ja) * | 2011-10-24 | 2013-05-16 | Renesas Electronics Corp | 入力回路 |
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