JPS61101113A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS61101113A JPS61101113A JP59223248A JP22324884A JPS61101113A JP S61101113 A JPS61101113 A JP S61101113A JP 59223248 A JP59223248 A JP 59223248A JP 22324884 A JP22324884 A JP 22324884A JP S61101113 A JPS61101113 A JP S61101113A
- Authority
- JP
- Japan
- Prior art keywords
- clocked
- flip
- inverter
- output
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＭＯ８論理回路に関するもので、待に１相ク
ロックで制御することのできるフリップフロップ回路に
使用されるものである。
ロックで制御することのできるフリップフロップ回路に
使用されるものである。
近年、消費電力が少なく広い電源電圧範囲で動作させれ
るものとして、０ＭＯ３を応用した論理回路が広く用い
られている。この様な論理回路の一例としてＣＭＯＳに
よるクロックドインバータを用いたノリツブフロップ回
路があり、これには１相クロックで動作するものと２相
クロックで動作ザるものとがある。以下、添付図面の第
５図および第６図を参照して従来技術を説明づ゛る。な
お、図面の説明において同一の要素は同一の符号で示し
である。
るものとして、０ＭＯ３を応用した論理回路が広く用い
られている。この様な論理回路の一例としてＣＭＯＳに
よるクロックドインバータを用いたノリツブフロップ回
路があり、これには１相クロックで動作するものと２相
クロックで動作ザるものとがある。以下、添付図面の第
５図および第６図を参照して従来技術を説明づ゛る。な
お、図面の説明において同一の要素は同一の符号で示し
である。
第５図は１相クロックで動作する従来装置の一例の回路
図である。第５図（ａ）に示すようにリセット付のＤ型
フリップフロップ（以下「Ｄ型Ｆ ／’ Ｆ ｊという
）Ｇ 、Ｇ２．Ｇ３と、クロックドＮＯＲゲートＧ４
と、ＮＯＲゲートＧ５と、インバータＧ６とにより構成
される。ここでクロックドインバータＧ −Ｇ３は、第
５図（ｂ）に示すようにＣＭＯＳインバータを構成する
２個のＦＥ Ｔと、クロックφ、φをゲート端子に入力
する２個のクロックドＦＥＴによって形成される。また
クロックドＮＯＲゲートＧ４は、第５図（ｃ）に示すよ
うに０ＭＯ３−ＮＯＲゲートを構成する４個のＦＥＴと
、クロックφ、φをゲート端子に人力する２個のクロッ
クドＦＥＴにより形成される。
図である。第５図（ａ）に示すようにリセット付のＤ型
フリップフロップ（以下「Ｄ型Ｆ ／’ Ｆ ｊという
）Ｇ 、Ｇ２．Ｇ３と、クロックドＮＯＲゲートＧ４
と、ＮＯＲゲートＧ５と、インバータＧ６とにより構成
される。ここでクロックドインバータＧ −Ｇ３は、第
５図（ｂ）に示すようにＣＭＯＳインバータを構成する
２個のＦＥ Ｔと、クロックφ、φをゲート端子に入力
する２個のクロックドＦＥＴによって形成される。また
クロックドＮＯＲゲートＧ４は、第５図（ｃ）に示すよ
うに０ＭＯ３−ＮＯＲゲートを構成する４個のＦＥＴと
、クロックφ、φをゲート端子に人力する２個のクロッ
クドＦＥＴにより形成される。
このような回路において、Ｒ（リセット）端子に与えら
れるリセット信号がハイレベル（以下“１″という）に
なると、クロックφに非同＋９１にＱ出力はローレベル
（以下” ｏ ”という）になり、リセット信号が“０
″のときはクロックφに同期したフリップフロップ回路
として動作づる。
れるリセット信号がハイレベル（以下“１″という）に
なると、クロックφに非同＋９１にＱ出力はローレベル
（以下” ｏ ”という）になり、リセット信号が“０
″のときはクロックφに同期したフリップフロップ回路
として動作づる。
上記の如き回路は１相のクロックによって制御されるた
め、高速動作させるのに適しているが、データのレーシ
ング現象（本来はクロックに同期して出力されるべきデ
ータが、クロックの切換りよりも先に出力されてしまう
現象）を起し易いという欠点がある。
め、高速動作させるのに適しているが、データのレーシ
ング現象（本来はクロックに同期して出力されるべきデ
ータが、クロックの切換りよりも先に出力されてしまう
現象）を起し易いという欠点がある。
第６図は上記の欠点を説明するための波形図であり、−
相クロックφによって動作中に、リセット信号Ｒが１″
になってＱ出力をリセットさせるときの動作を説明する
だめのものである。、Ｄ入力が“１″であるときには、
クロックドインバータＧ１の出力ノードＮの波形は第６
図の如くになる。ここでリセット信号Ｒが“Ｏ″から１
″になると、１相クロックφの立上りによって出力ノー
ドＮは０″から１″になるが、１相クロツパノφｆ、）
’＋ ” Ｏ＋＋である間はノードＮは゛○″のままで
ある。従って、１相クロックφの立上りでノード：＼が
′１″になる際に、Ｑ出力にはその直前状態（ｏ ”の
とぎ〉のノードＮの反転信号１１１ ＋＋が一瞬だけ出
力される。そしてその後にノードＮは°Ｏ″から“′１
′′になるので、Ｑ出力には“′Ｏ″か出力される。こ
のようにして、Ｑ出力には図示の如ぎ“ヒゲ″（短い時
間幅の１″の立上り）か乗ってしまう。
相クロックφによって動作中に、リセット信号Ｒが１″
になってＱ出力をリセットさせるときの動作を説明する
だめのものである。、Ｄ入力が“１″であるときには、
クロックドインバータＧ１の出力ノードＮの波形は第６
図の如くになる。ここでリセット信号Ｒが“Ｏ″から１
″になると、１相クロックφの立上りによって出力ノー
ドＮは０″から１″になるが、１相クロツパノφｆ、）
’＋ ” Ｏ＋＋である間はノードＮは゛○″のままで
ある。従って、１相クロックφの立上りでノード：＼が
′１″になる際に、Ｑ出力にはその直前状態（ｏ ”の
とぎ〉のノードＮの反転信号１１１ ＋＋が一瞬だけ出
力される。そしてその後にノードＮは°Ｏ″から“′１
′′になるので、Ｑ出力には“′Ｏ″か出力される。こ
のようにして、Ｑ出力には図示の如ぎ“ヒゲ″（短い時
間幅の１″の立上り）か乗ってしまう。
上記のように、リセット信号Ｒが１″で０人力が１″の
場合には、１相のクロックφの立上り詩にＱ出力が一瞬
だけ１″になるため、このＱ出力を他のノリツブフロッ
プのリセット信号等どして使用する場合に誤動作を引き
起こす原因となる。
場合には、１相のクロックφの立上り詩にＱ出力が一瞬
だけ１″になるため、このＱ出力を他のノリツブフロッ
プのリセット信号等どして使用する場合に誤動作を引き
起こす原因となる。
そこで例えば、ｒｃＭＯ８の応用技報Ｊ Ｐ７４〜１６
（産報出版、鈴木へ十二著）等に示されるような２相ク
ロックφ 、φ２で制御する回路が提案されている。こ
の様なフリップフロップ回路は２相クロックによって動
作させられるため、前述の如きデータのレーシングを生
じないという良所がある。しかし、クロックが２相であ
るために高速動作に適さないという欠点がある。
（産報出版、鈴木へ十二著）等に示されるような２相ク
ロックφ 、φ２で制御する回路が提案されている。こ
の様なフリップフロップ回路は２相クロックによって動
作させられるため、前述の如きデータのレーシングを生
じないという良所がある。しかし、クロックが２相であ
るために高速動作に適さないという欠点がある。
本発明は上記の従来技術の欠点を克服するためになされ
たもので、高速動作に適し非同ｎｉ１リセット入力等に
対しても安定して動作することの可能なフリップフロッ
プ回路を提供することを目的とする。
たもので、高速動作に適し非同ｎｉ１リセット入力等に
対しても安定して動作することの可能なフリップフロッ
プ回路を提供することを目的とする。
上記の目的を達成するため本発明は、ＣＭＯＳによる第
１．第２のクロックドインバータを用いて構成され、１
相クロックによって制御されるフリップフロップであっ
て、第１．第２のクロックドインバータに下記の如き要
素を付加したフリップフロップ回路を提供するものであ
る。すなわち第１のクロックドインバータは、その電源
端子とクロックドＦＥＴの間に直列接続され、ゲート端
子にリセット制御信号が与えられる第１導電型のＦＥＴ
を有し、かつその出力端子と接地端子の間に並列接続さ
れ、ゲート端子にリセット制御信号が与えられる第２導
電型のＦＥＴを有しており、第２のクロックドインバー
タは、その接地端子とクロックドＦＥＴの間に直列接続
され、ゲート端子に反転されたリセット制御信号が与え
られる第２導電型のＦＥＴを有し、かつその出力端子と
電源端子の間に接続され、ゲート端子に反転されたリセ
ット制御信号が与えられる第１導電型のＦＥＴを有して
いる。
１．第２のクロックドインバータを用いて構成され、１
相クロックによって制御されるフリップフロップであっ
て、第１．第２のクロックドインバータに下記の如き要
素を付加したフリップフロップ回路を提供するものであ
る。すなわち第１のクロックドインバータは、その電源
端子とクロックドＦＥＴの間に直列接続され、ゲート端
子にリセット制御信号が与えられる第１導電型のＦＥＴ
を有し、かつその出力端子と接地端子の間に並列接続さ
れ、ゲート端子にリセット制御信号が与えられる第２導
電型のＦＥＴを有しており、第２のクロックドインバー
タは、その接地端子とクロックドＦＥＴの間に直列接続
され、ゲート端子に反転されたリセット制御信号が与え
られる第２導電型のＦＥＴを有し、かつその出力端子と
電源端子の間に接続され、ゲート端子に反転されたリセ
ット制御信号が与えられる第１導電型のＦＥＴを有して
いる。
以下、添付図面の第１図乃至第４図を参照して本発明の
一実施例を説明する。第１図は同実施例の回路図である
。フリップフロップ回路は互いに直列接続された第１．
第２のクロックドインバータ”１１’ Ｇ１２と、第２
のクロックドインバータＧ１□の出力端子と第１のクロ
ックドインバータＧ１１の入力端子〈ノードＮ）との間
に並列に接続されたインバータＧ１５および第３のクロ
ックドインバータ”１３と、第１のクロックドインバー
タＧＴＩの出力端子とフリップフロップのＱ出力との間
に並列接続されたインバータＧ１６および第４のクロッ
クドインバータＧ１４とで構成される。そして、第２の
クロックドインバータＧ１２の入力端子はフリップフロ
ップのＤ入力となり、第１．第４のクロックドインバー
タＧ 、Ｇ の出力端子は共にノリツブフロップの
Ｑ出力となり、インバータＧ１６の出力端子すなわち第
４のクロックドインバータＧ１４の入力端子は共に７リ
ツプ７０ツブのＱ出力となっている。さらに後述のよう
に、フリップフロップのリセット人力Ｒは第１．第２の
クロックドインバータＧ１１．Ｇ１２を構成するＦＥＴ
のゲートに接続されている。
一実施例を説明する。第１図は同実施例の回路図である
。フリップフロップ回路は互いに直列接続された第１．
第２のクロックドインバータ”１１’ Ｇ１２と、第２
のクロックドインバータＧ１□の出力端子と第１のクロ
ックドインバータＧ１１の入力端子〈ノードＮ）との間
に並列に接続されたインバータＧ１５および第３のクロ
ックドインバータ”１３と、第１のクロックドインバー
タＧＴＩの出力端子とフリップフロップのＱ出力との間
に並列接続されたインバータＧ１６および第４のクロッ
クドインバータＧ１４とで構成される。そして、第２の
クロックドインバータＧ１２の入力端子はフリップフロ
ップのＤ入力となり、第１．第４のクロックドインバー
タＧ 、Ｇ の出力端子は共にノリツブフロップの
Ｑ出力となり、インバータＧ１６の出力端子すなわち第
４のクロックドインバータＧ１４の入力端子は共に７リ
ツプ７０ツブのＱ出力となっている。さらに後述のよう
に、フリップフロップのリセット人力Ｒは第１．第２の
クロックドインバータＧ１１．Ｇ１２を構成するＦＥＴ
のゲートに接続されている。
第３．第４のクロックドインバータＧ 、Ｇは共に０
ＭＯ８を用いて構成される通常のクロックドインバータ
であるが第１．第２のクロックドインバータＧ１１．Ｇ
１２には共に特別のＦＥＴが付加されている。すなわち
、第１のクロックドインバータＧ１１の電源端子とＰチ
ャンネルのクロックドＦＥＴの間にはＰチャンネルのＦ
ＥＴ１２が直列接続され、出力端子と接地端子の間には
ＮチャンネルのＦＥＴ１３が並列接続される。そして、
これらＦＥＴ１２．１３のゲート端子にはリセット制御
Ｉ Ｉｇ号Ｒが与えられる。使方、第２のクロックドイ
ンバータ”１２の接地端子とクロックドＦＥＴ１４の間
にはＮチャンネルのＦＥＴ１５が直列接続され、電源端
子と出力端子の間にはＰチャンネルのＦＥＴ１６が並列
接続される。そして、これらＦＥＴ１５．１６のゲート
端子には反転されたリセット制御信号Ｒが与えられる。
ＭＯ８を用いて構成される通常のクロックドインバータ
であるが第１．第２のクロックドインバータＧ１１．Ｇ
１２には共に特別のＦＥＴが付加されている。すなわち
、第１のクロックドインバータＧ１１の電源端子とＰチ
ャンネルのクロックドＦＥＴの間にはＰチャンネルのＦ
ＥＴ１２が直列接続され、出力端子と接地端子の間には
ＮチャンネルのＦＥＴ１３が並列接続される。そして、
これらＦＥＴ１２．１３のゲート端子にはリセット制御
Ｉ Ｉｇ号Ｒが与えられる。使方、第２のクロックドイ
ンバータ”１２の接地端子とクロックドＦＥＴ１４の間
にはＮチャンネルのＦＥＴ１５が直列接続され、電源端
子と出力端子の間にはＰチャンネルのＦＥＴ１６が並列
接続される。そして、これらＦＥＴ１５．１６のゲート
端子には反転されたリセット制御信号Ｒが与えられる。
次に、第２図乃至第４図の波形図を参照して動作を説明
する。第２図は非同期リセット人力Ｒが“１″になった
ときの動作を示すものである。Ｄ入力が１″の状態にお
いてリセット入力が“１′′になると、フリップフロッ
プ回路におけるデータ伝搬とリセット制御とが競合する
。しかし、第２図（ａ）の如くりＯツクφが１′”のと
ぎにリセット人力Ｒが１″になる場合にも、第２図（ｂ
）の如くクロックφが０″のときにリセット人力Ｒが“
１″になる場合にも、さらに第２図（Ｃ）の如くクロッ
クφが” ｏ ”から“１°°に変化するときにリセッ
ト入力Ｒが゛１″になる場合にも、Ｑ出力は次のクロッ
クφの立上りまで０″を保ち有効モードとなることがわ
かる。
する。第２図は非同期リセット人力Ｒが“１″になった
ときの動作を示すものである。Ｄ入力が１″の状態にお
いてリセット入力が“１′′になると、フリップフロッ
プ回路におけるデータ伝搬とリセット制御とが競合する
。しかし、第２図（ａ）の如くりＯツクφが１′”のと
ぎにリセット人力Ｒが１″になる場合にも、第２図（ｂ
）の如くクロックφが０″のときにリセット人力Ｒが“
１″になる場合にも、さらに第２図（Ｃ）の如くクロッ
クφが” ｏ ”から“１°°に変化するときにリセッ
ト入力Ｒが゛１″になる場合にも、Ｑ出力は次のクロッ
クφの立上りまで０″を保ち有効モードとなることがわ
かる。
第３図はクロックφとその反転クロックかの間にスキュ
がある場合の動作を示すものである。クロックドインバ
ータの如きクロックドゲートでは、クロック入力とデー
タ入力の各直列トランジスタが共にオンになることで、
出力が１′”になるか０″になるか決る。そのため、ク
ロックφと反転クロックφの間にスキュがあっても、ク
ロックドゲートの出力はＤＣ的貫通電流なしにレベルが
決る選択回路として動作する。従って、本実施例の如く
リセット機能付のクロックドインバータＧ１１’ ”１
２のを用いることにより、リセット人力Ｒが１゛′にな
ったときはＱ出力を直ちに“０″にして、リセット有効
時（Ｑ−”Ｏ”のとき）にはＱ出力に“ヒゲ″を出力し
ないようにし、もってデータ伝搬とリセット入力の間に
レーシング誤動作が起らないようにすることができる、
すなわち、第３図（ａ）の如くクロックφが反転クロッ
クＴよりわずかに遅れる。場合にも、第３図（ｂ）の如
くクロックφが反転クロックφよりわずかに進む場合に
も、クロックφの次の立上りもしくは反転クロックφの
次の立下りまではＱ出力は０″に保たれ、データのレー
シングを生じない。
がある場合の動作を示すものである。クロックドインバ
ータの如きクロックドゲートでは、クロック入力とデー
タ入力の各直列トランジスタが共にオンになることで、
出力が１′”になるか０″になるか決る。そのため、ク
ロックφと反転クロックφの間にスキュがあっても、ク
ロックドゲートの出力はＤＣ的貫通電流なしにレベルが
決る選択回路として動作する。従って、本実施例の如く
リセット機能付のクロックドインバータＧ１１’ ”１
２のを用いることにより、リセット人力Ｒが１゛′にな
ったときはＱ出力を直ちに“０″にして、リセット有効
時（Ｑ−”Ｏ”のとき）にはＱ出力に“ヒゲ″を出力し
ないようにし、もってデータ伝搬とリセット入力の間に
レーシング誤動作が起らないようにすることができる、
すなわち、第３図（ａ）の如くクロックφが反転クロッ
クＴよりわずかに遅れる。場合にも、第３図（ｂ）の如
くクロックφが反転クロックφよりわずかに進む場合に
も、クロックφの次の立上りもしくは反転クロックφの
次の立下りまではＱ出力は０″に保たれ、データのレー
シングを生じない。
第４図はリセット人力Ｒが“０″に固定され、クロック
φと反転クロックφにスキュがある場合の動作を示して
いる。第４図（ａ）の如くクロックφが反転クロックφ
が反転クロックφよりわずかに遅れる場合にも、第４図
＜ｂ＞の如くクロックφが反転クロックφよりわずかに
進む場合にも、クロックφの次の立上りもしくは反転ク
ロックｆの次の立下りまではＱ出力は“ＯＩ＋に保たれ
、゛データのレーシング現象が避けられる。
φと反転クロックφにスキュがある場合の動作を示して
いる。第４図（ａ）の如くクロックφが反転クロックφ
が反転クロックφよりわずかに遅れる場合にも、第４図
＜ｂ＞の如くクロックφが反転クロックφよりわずかに
進む場合にも、クロックφの次の立上りもしくは反転ク
ロックｆの次の立下りまではＱ出力は“ＯＩ＋に保たれ
、゛データのレーシング現象が避けられる。
なお、上記の実施例はリセット付のＤ型フリップフロッ
プに関するものであるが、クロックドインバータを用い
たリセット付のＪ−にフリップフロップあるいはクロッ
クドインバータを用いたリセット付のＴ （ｊｏｇｏｌ
ｅ）型フリップフロップについても本発明を適用できる
ことは言うまでｔ）ない。
プに関するものであるが、クロックドインバータを用い
たリセット付のＪ−にフリップフロップあるいはクロッ
クドインバータを用いたリセット付のＴ （ｊｏｇｏｌ
ｅ）型フリップフロップについても本発明を適用できる
ことは言うまでｔ）ない。
〔発明の効果）
以上の如く本発明では、１相クロックにより動作するフ
リップフロップを構成づる複数のＣＭＯＳクロックドイ
ンバータにリセット制御信号により制御されるＦＥＴを
付加したので、高速動作に適し、非同期リセット入力に
対しても安定して動作することが可能で、かつデータの
レーシング現象を引き起したりすることのないフリップ
フロップ回路を提供することができる。また、このフロ
ップフリップ回路はリセット制御信号の入力に対して即
時にリセット出力することが可能なので、標準ロジック
セルとして使用することができる。さらに、データのレ
ーシングを起さずにデータの記憶、転送が可能であるた
め、高速シフトレジスタ等に応用することができる。
リップフロップを構成づる複数のＣＭＯＳクロックドイ
ンバータにリセット制御信号により制御されるＦＥＴを
付加したので、高速動作に適し、非同期リセット入力に
対しても安定して動作することが可能で、かつデータの
レーシング現象を引き起したりすることのないフリップ
フロップ回路を提供することができる。また、このフロ
ップフリップ回路はリセット制御信号の入力に対して即
時にリセット出力することが可能なので、標準ロジック
セルとして使用することができる。さらに、データのレ
ーシングを起さずにデータの記憶、転送が可能であるた
め、高速シフトレジスタ等に応用することができる。
第１図は本発明の一実施例の回路図、第２図乃至第４図
は同実施例の動作を説明する波形図、第５図は従来装は
の一例の回路図、第６図は第５図に示す従来回路の動作
を説明する波形図である。 ０１１〜Ｇ１４・・・第１〜第４のクロックドインバー
タ、１１・・・ＰチャンネルのクロックドＦ Ｅ −ｒ
。 １２．１６・・・ＰチャンネノＣのＦＥＴ、１４・・・
ＮチャンネルのクロックドＦＥＴ、１５・・・Ｎチャン
ネルのＦＥＴ。 出願人代理人 猪 股 清 も １ 図 尾 ２ 図 （０１（ｂ） （Ｃ）ｈ 肥 （Ｇ） ３ 図 （ｂ） ４ 図 （ｂ）
は同実施例の動作を説明する波形図、第５図は従来装は
の一例の回路図、第６図は第５図に示す従来回路の動作
を説明する波形図である。 ０１１〜Ｇ１４・・・第１〜第４のクロックドインバー
タ、１１・・・ＰチャンネルのクロックドＦ Ｅ −ｒ
。 １２．１６・・・ＰチャンネノＣのＦＥＴ、１４・・・
ＮチャンネルのクロックドＦＥＴ、１５・・・Ｎチャン
ネルのＦＥＴ。 出願人代理人 猪 股 清 も １ 図 尾 ２ 図 （０１（ｂ） （Ｃ）ｈ 肥 （Ｇ） ３ 図 （ｂ） ４ 図 （ｂ）
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳによる第１、第２のクロッドインバータを
用いて構成され、１相クロックによって制御されるフリ
ップフロップ回路において、前記第１のクロックドイン
バータは、その電源端子と該電源端子側のクロックドＦ
ＥＴの間に直列接続されゲートにリセット制御信号が与
えられる第１導電型のＦＥＴを有し、かつその出力端子
と接地端子の間に並列接続されゲートに前記リセット制
御信号が与えられる第２導電型のＦＥＴを有し、 前記第２のクロックドインバータは、その接地端子と該
接地端子側のクロックドＦＥＴの間に直列接続されゲー
トに反転された前記リセット制御信号が与えられる第２
導電型のＦＥＴを有し、かつその出力端子と電源端子の
間に接続されゲートに前記反転されたリセット制御信号
が与えられる第１導電型のＦＥＴを有するフリップフロ
ップ回路。 ２、前記第１のクロックドインバータは、前記第２のク
ロックドインバータの出力側に直列接続されている特許
請求の範囲第１項記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223248A JPS61101113A (ja) | 1984-10-24 | 1984-10-24 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223248A JPS61101113A (ja) | 1984-10-24 | 1984-10-24 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61101113A true JPS61101113A (ja) | 1986-05-20 |
Family
ID=16795118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223248A Pending JPS61101113A (ja) | 1984-10-24 | 1984-10-24 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101113A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379411A (ja) * | 1986-09-22 | 1988-04-09 | Nec Corp | ラツチ回路 |
| JPS63240206A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | フリツプフロツプ回路 |
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