JPH04269011A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH04269011A JPH04269011A JP3030397A JP3039791A JPH04269011A JP H04269011 A JPH04269011 A JP H04269011A JP 3030397 A JP3030397 A JP 3030397A JP 3039791 A JP3039791 A JP 3039791A JP H04269011 A JPH04269011 A JP H04269011A
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- mosfet
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- Pending
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- 239000003990 capacitor Substances 0.000 claims description 15
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、レベルシフト回路に関
し、特に、ＭＯＳＦＥＴで構成されたレベルシフト回路
に関する。
し、特に、ＭＯＳＦＥＴで構成されたレベルシフト回路
に関する。
【０００２】
【従来の技術】従来のレベルシフト回路は、図３に示す
ように、第１のＭＯＳＦＥＴＱ１、Ｑ２と第２のＭＯＳ
ＦＥＴＱ３、Ｑ４を有している。
ように、第１のＭＯＳＦＥＴＱ１、Ｑ２と第２のＭＯＳ
ＦＥＴＱ３、Ｑ４を有している。
【０００３】次に図３に示された回路の動作について説
明する。
明する。
【０００４】信号Ｄが“Ｈ”のとき、ＦＥＴＱ３が“Ｏ
ＦＦ”、ＦＥＴＱ４が“ＯＮ”となり、ｂ点の電位は電
源電圧ＶＳＳ２ と同電位となる。これによってＦＥＴ
Ｑ１が“ＯＮ”となり、ａ点の電位は電源電圧ＶＤＤ２
と同電位となり、ＦＥＴＱ２が“ＯＦＦ”して安定状
態となる。
ＦＦ”、ＦＥＴＱ４が“ＯＮ”となり、ｂ点の電位は電
源電圧ＶＳＳ２ と同電位となる。これによってＦＥＴ
Ｑ１が“ＯＮ”となり、ａ点の電位は電源電圧ＶＤＤ２
と同電位となり、ＦＥＴＱ２が“ＯＦＦ”して安定状
態となる。
【０００５】信号Ｄが“Ｌ”のときには、ＦＥＴＱ３が
“ＯＮ”、ＦＥＴＱ４が“ＯＦＦ”となり、ａ点の電位
は電源電圧ＶＳＳ２ と同電位となる。これによってＦ
ＥＴＱ２が“ＯＮ”となり、ｂ点の電位はＶＤＤ２ と
同電位となり、ＦＥＴＱ１が“ＯＦＦ”して安定状態と
なる。
“ＯＮ”、ＦＥＴＱ４が“ＯＦＦ”となり、ａ点の電位
は電源電圧ＶＳＳ２ と同電位となる。これによってＦ
ＥＴＱ２が“ＯＮ”となり、ｂ点の電位はＶＤＤ２ と
同電位となり、ＦＥＴＱ１が“ＯＦＦ”して安定状態と
なる。
【０００６】従って、信号Ｄが“Ｈ”→“Ｌ”に変化す
るときに、ＦＥＴＱ３が“ＯＦＦ”から“ＯＮ”となる
がこのときＦＥＴＱ１も“ＯＮ”となっているために貫
通電流が流れて消費電流が大きくなる。またこの貫通電
流のためにａ点、ｂ点の電位が確定するのに時間がかか
ることから応答スピードを悪くしている。同様に信号Ｄ
が“Ｌ”→“Ｈ”に変化するときにも貫通電流が流れる
。
るときに、ＦＥＴＱ３が“ＯＦＦ”から“ＯＮ”となる
がこのときＦＥＴＱ１も“ＯＮ”となっているために貫
通電流が流れて消費電流が大きくなる。またこの貫通電
流のためにａ点、ｂ点の電位が確定するのに時間がかか
ることから応答スピードを悪くしている。同様に信号Ｄ
が“Ｌ”→“Ｈ”に変化するときにも貫通電流が流れる
。
【０００７】
【発明が解決しようとする課題】叙上の如く、この従来
のレベルシフト回路では、貫通電流が大のために、消費
電流が大きいばかりでなく、応答スピードを悪くすると
いう課題があった。
のレベルシフト回路では、貫通電流が大のために、消費
電流が大きいばかりでなく、応答スピードを悪くすると
いう課題があった。
【０００８】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決し、消費電流を小さくすると共にレ
ベルシフト動作の応答速度を向上させることを可能とし
た新規なレベルシフト回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決し、消費電流を小さくすると共にレ
ベルシフト動作の応答速度を向上させることを可能とし
た新規なレベルシフト回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るレベルシフト回路は、第１のＭＯＳＦ
ＥＴの一端と第２のＭＯＳＦＥＴの一端を接続し、前記
第２のＭＯＳＦＥＴの他端と第３のＭＯＳＦＥＴの一端
を接続したものを基本回路とし、この基本回路と対をな
すように２組めの基本回路を配置し、相対する基本回路
の前記第２のＭＯＳＦＥＴのゲートと前記第２、第３の
ＭＯＳＦＥＴの接続点をたすき状にそれぞれ接続し、第
１のインバータの出力端を第１の組の基本回路の第３の
ＭＯＳＦＥＴのゲートと第１のコンデンサの一端に接続
し、前記第１のインバータの入力端を第２の組の基本回
路の前記第３のＭＯＳＦＥＴのゲートと第２のコンデン
サの一端に接続し、前記第１のコンデンサの他端を第１
の抵抗の一端と前記第２の組の基本回路の前記第１のＭ
ＯＳＦＥＴのゲートに接続し、前記第２のコンデンサの
他端を第２の抵抗と前記第１の組の前記第１のＭＯＳＦ
ＥＴのゲートに接続して構成される。
に、本発明に係るレベルシフト回路は、第１のＭＯＳＦ
ＥＴの一端と第２のＭＯＳＦＥＴの一端を接続し、前記
第２のＭＯＳＦＥＴの他端と第３のＭＯＳＦＥＴの一端
を接続したものを基本回路とし、この基本回路と対をな
すように２組めの基本回路を配置し、相対する基本回路
の前記第２のＭＯＳＦＥＴのゲートと前記第２、第３の
ＭＯＳＦＥＴの接続点をたすき状にそれぞれ接続し、第
１のインバータの出力端を第１の組の基本回路の第３の
ＭＯＳＦＥＴのゲートと第１のコンデンサの一端に接続
し、前記第１のインバータの入力端を第２の組の基本回
路の前記第３のＭＯＳＦＥＴのゲートと第２のコンデン
サの一端に接続し、前記第１のコンデンサの他端を第１
の抵抗の一端と前記第２の組の基本回路の前記第１のＭ
ＯＳＦＥＴのゲートに接続し、前記第２のコンデンサの
他端を第２の抵抗と前記第１の組の前記第１のＭＯＳＦ
ＥＴのゲートに接続して構成される。
【００１０】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説する。
図面を参照して具体的に説する。
【００１１】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１２】図１を参照するに、本発明による第１の実
施例は、Ｐ型ＭＯＳＦＥＴＱ１、Ｑ２のドレインとＮ型
ＭＯＳＦＥＴＱ３、Ｑ４のドレインをそれぞれ接続し、
ＦＥＴＱ１、Ｑ２のゲートとＦＥＴＱ４、Ｑ３のドレイ
ンをそれぞれ接続し、ディプレーションＮ型ＭＯＳＦＥ
ＴＱ５、Ｑ６のドレインとＦＥＴＱ１、Ｑ２のソースを
それぞれ接続し、インバータＩＮＶ１の入力端をＦＥＴ
Ｑ４のゲートとコンデンサＣ１の一端に接続し、コンデ
ンサＣ１の他端を抵抗Ｒ１の一端とＦＥＴＱ５のゲート
に接続し、インバータＩＮＶ１の出力端をＦＥＴＱ３の
ゲートとコンデンサＣ２の一端に接続し、コンデンサＣ
２の他端を抵抗Ｒ２の一端とＦＥＴＱ６のゲートに接続
した構成から成る回路である。
施例は、Ｐ型ＭＯＳＦＥＴＱ１、Ｑ２のドレインとＮ型
ＭＯＳＦＥＴＱ３、Ｑ４のドレインをそれぞれ接続し、
ＦＥＴＱ１、Ｑ２のゲートとＦＥＴＱ４、Ｑ３のドレイ
ンをそれぞれ接続し、ディプレーションＮ型ＭＯＳＦＥ
ＴＱ５、Ｑ６のドレインとＦＥＴＱ１、Ｑ２のソースを
それぞれ接続し、インバータＩＮＶ１の入力端をＦＥＴ
Ｑ４のゲートとコンデンサＣ１の一端に接続し、コンデ
ンサＣ１の他端を抵抗Ｒ１の一端とＦＥＴＱ５のゲート
に接続し、インバータＩＮＶ１の出力端をＦＥＴＱ３の
ゲートとコンデンサＣ２の一端に接続し、コンデンサＣ
２の他端を抵抗Ｒ２の一端とＦＥＴＱ６のゲートに接続
した構成から成る回路である。
【００１３】次に図１に示された本発明による第１の実
施例の動作について説明する。
施例の動作について説明する。
【００１４】ディプレーションＮ型ＭＯＳＦＥＴＱ５、
Ｑ６は定常状態では“ＯＮ”している。信号Ｄが“Ｈ”
→“Ｌ”のとき、ＦＥＴＱ３は“ＯＦＦ”→“ＯＮ”と
なるが、ＦＥＴＱ５は、微分回路ＡによりＣ点の電位が
ＶＤＤ２ →ＶＤＤ２ −ＶＤＤ１ となり、“ＯＦＦ
”し、貫通電流がなくなる。ａ点の電位は直ちに電圧Ｖ
ＳＳ２ と同電位となり、ＦＥＴＱ１が“ＯＦＦ”し、
しだいにＦＥＴＱ５は“ＯＮ”となる。このとき微分回
路Ｂによってｄ点の電位はＶＤＤ２ →ＶＤＤ２ ＋Ｖ
ＤＤ１ となっているが、ＦＥＴＱ６は“ＯＮ”状態を
保つためにｂ点の電位は電圧ＶＤＤ２ と同電位となっ
て安定する。信号Ｄが“Ｌ”→“Ｈ”のときにも同様と
なるために貫通電流がなくなる。
Ｑ６は定常状態では“ＯＮ”している。信号Ｄが“Ｈ”
→“Ｌ”のとき、ＦＥＴＱ３は“ＯＦＦ”→“ＯＮ”と
なるが、ＦＥＴＱ５は、微分回路ＡによりＣ点の電位が
ＶＤＤ２ →ＶＤＤ２ −ＶＤＤ１ となり、“ＯＦＦ
”し、貫通電流がなくなる。ａ点の電位は直ちに電圧Ｖ
ＳＳ２ と同電位となり、ＦＥＴＱ１が“ＯＦＦ”し、
しだいにＦＥＴＱ５は“ＯＮ”となる。このとき微分回
路Ｂによってｄ点の電位はＶＤＤ２ →ＶＤＤ２ ＋Ｖ
ＤＤ１ となっているが、ＦＥＴＱ６は“ＯＮ”状態を
保つためにｂ点の電位は電圧ＶＤＤ２ と同電位となっ
て安定する。信号Ｄが“Ｌ”→“Ｈ”のときにも同様と
なるために貫通電流がなくなる。
【００１５】図４は本発明による上記第１の実施例の動
作タイミングチャートである。
作タイミングチャートである。
【００１６】図２は本発明による第２の実施例を説明す
るための回路構成図である。
るための回路構成図である。
【００１７】図２に示された第２の実施例の図１に示さ
れた第１の実施例との違いは、ディプレーションＮ型Ｍ
ＯＳＦＥＴＱ５、Ｑ６がディプレーションＰ型ＭＯＳＦ
ＥＴＱ７、Ｑ８に置き換えされていることである。その
ために、配線の引き回し方が異なる。この第２の実施例
の動作は前述した第１の実施例とほぼ同様である。
れた第１の実施例との違いは、ディプレーションＮ型Ｍ
ＯＳＦＥＴＱ５、Ｑ６がディプレーションＰ型ＭＯＳＦ
ＥＴＱ７、Ｑ８に置き換えされていることである。その
ために、配線の引き回し方が異なる。この第２の実施例
の動作は前述した第１の実施例とほぼ同様である。
【００１８】
【発明の効果】以上説明したように、従来のレベルシフ
ト回路図３では高圧側高位電源ＶＤＤ２＝３０Ｖ、高圧
側低位電源ＶＳＳ１ ＝０Ｖのときに貫通電流が６００
μＡと流れるが、本発明のレベルシフト回路によれば、
３０μＡと１／２０に減少し、また応答スピードも速く
なるという効果が得られる。
ト回路図３では高圧側高位電源ＶＤＤ２＝３０Ｖ、高圧
側低位電源ＶＳＳ１ ＝０Ｖのときに貫通電流が６００
μＡと流れるが、本発明のレベルシフト回路によれば、
３０μＡと１／２０に減少し、また応答スピードも速く
なるという効果が得られる。
【図１】本発明による第１の実施例を示す回路構成図で
ある。
ある。
【図２】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図３】従来におけるレベルシフト回路の回路図である
。
。
【図４】図１の各点の電位の変化を示すタイミングチャ
ートである。
ートである。
Ｑ１…Ｐ型（エンハンスメント）ＭＯＳＦＥＴＱ２…Ｐ
型（エンハンスメント）ＭＯＳＦＥＴＱ３…Ｎ型（エン
ハンスメント）ＭＯＳＦＥＴＱ４…Ｎ型（エンハンスメ
ント）ＭＯＳＦＥＴＱ５…Ｎ型（ディプレーション）Ｍ
ＯＳＦＥＴＱ６…Ｎ型（ディプレーション）ＭＯＳＦＥ
ＴＱ７…Ｐ型（ディプレーション）ＭＯＳＦＥＴＱ８…
Ｐ型（ディプレーション）ＭＯＳＦＥＴＲ１…抵抗 Ｒ２…抵抗 Ｃ１…コンデンサ Ｃ２…コンデンサ Ａ…微分回路 Ｂ…微分回路 ＩＮＶ１…インバータ Ｄ…データ信号
型（エンハンスメント）ＭＯＳＦＥＴＱ３…Ｎ型（エン
ハンスメント）ＭＯＳＦＥＴＱ４…Ｎ型（エンハンスメ
ント）ＭＯＳＦＥＴＱ５…Ｎ型（ディプレーション）Ｍ
ＯＳＦＥＴＱ６…Ｎ型（ディプレーション）ＭＯＳＦＥ
ＴＱ７…Ｐ型（ディプレーション）ＭＯＳＦＥＴＱ８…
Ｐ型（ディプレーション）ＭＯＳＦＥＴＲ１…抵抗 Ｒ２…抵抗 Ｃ１…コンデンサ Ｃ２…コンデンサ Ａ…微分回路 Ｂ…微分回路 ＩＮＶ１…インバータ Ｄ…データ信号
Claims (2)
- 【請求項１】 第１のＭＯＳＦＥＴの一端と第２のＭ
ＯＳＦＥＴの一端を接続し、前記第２のＭＯＳＦＥＴの
他端と第３のＭＯＳＦＥＴの一端を接続したものを基本
回路とし、この基本回路と対をなすように２組めの基本
回路を配置し、相対する基本回路の前記第２のＭＯＳＦ
ＥＴのゲートと前記第２、第３のＭＯＳＦＥＴの接続点
をたすき状にそれぞれ接続し、第１のインバータの出力
端を第１の組の基本回路の第３のＭＯＳＦＥＴのゲート
と第１のコンデンサの一端に接続し、前記第１のインバ
ータの入力端を第２の組の基本回路の前記第３のＭＯＳ
ＦＥＴのゲートと第２のコンデンサの一端に接続し、前
記第１のコンデンサの他端を第１の抵抗の一端と前記第
２の組の基本回路の前記第１のＭＯＳＦＥＴのゲートに
接続し、前記第２のコンデンサの他端を第２の抵抗と前
記第１の組の前記第１のＭＯＳＦＥＴのゲートに接続し
たことを特徴とするレベルシフト回路。 - 【請求項２】 前記第１のＭＯＳＦＥＴとしてディプ
レーションＮ型ＭＯＳＦＥＴまたはディプレーションＰ
型ＭＯＳＦＥＴを用いたことを更に特徴とする請求項１
に記載のレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030397A JPH04269011A (ja) | 1991-02-25 | 1991-02-25 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030397A JPH04269011A (ja) | 1991-02-25 | 1991-02-25 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04269011A true JPH04269011A (ja) | 1992-09-25 |
Family
ID=12302798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030397A Pending JPH04269011A (ja) | 1991-02-25 | 1991-02-25 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04269011A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844767A (en) * | 1995-07-20 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Level converting circuit for converting level of an input signal, internal potential generating circuit for generating internal potential, internal potential generating unit generating internal potential highly reliable semiconductor device and method of |
| WO2001039373A1 (en) * | 1999-11-23 | 2001-05-31 | Koninklijke Philips Electronics N.V. | Improved voltage translator circuit |
| EP1134893A2 (en) * | 2000-03-14 | 2001-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
| JP2006325193A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | レベルシフタ回路 |
| JP2007096452A (ja) * | 2005-09-27 | 2007-04-12 | Oki Electric Ind Co Ltd | レベルシフト回路 |
| EP1863179A1 (fr) * | 2006-05-31 | 2007-12-05 | St Microelectronics S.A. | Circuit décaleur de niveau |
| KR101102607B1 (ko) * | 2010-01-25 | 2012-01-03 | 강원대학교산학협력단 | 석탄폐석을 이용한 소다라임계 유리의 제조방법 |
-
1991
- 1991-02-25 JP JP3030397A patent/JPH04269011A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844767A (en) * | 1995-07-20 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Level converting circuit for converting level of an input signal, internal potential generating circuit for generating internal potential, internal potential generating unit generating internal potential highly reliable semiconductor device and method of |
| US5969984A (en) * | 1995-07-20 | 1999-10-19 | Mitsubishi Denki Kabushiki Kaisha | Level converting circuit for converting level of an input signal, internal potential generating circuit for generating internal potential, internal potential generating unit generating internal potential, highly reliable semiconductor device |
| US6197643B1 (en) | 1995-07-20 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Method for making level converting circuit, internal potential generating circuit and internal potential generating unit |
| WO2001039373A1 (en) * | 1999-11-23 | 2001-05-31 | Koninklijke Philips Electronics N.V. | Improved voltage translator circuit |
| EP1134893A2 (en) * | 2000-03-14 | 2001-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
| EP1134893A3 (en) * | 2000-03-14 | 2006-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter |
| JP2006325193A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | レベルシフタ回路 |
| JP2007096452A (ja) * | 2005-09-27 | 2007-04-12 | Oki Electric Ind Co Ltd | レベルシフト回路 |
| JP4630782B2 (ja) * | 2005-09-27 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | レベルシフト回路 |
| EP1863179A1 (fr) * | 2006-05-31 | 2007-12-05 | St Microelectronics S.A. | Circuit décaleur de niveau |
| FR2901931A1 (fr) * | 2006-05-31 | 2007-12-07 | St Microelectronics Sa | Circuit decaleur de niveau |
| US7466184B2 (en) | 2006-05-31 | 2008-12-16 | Stmicroelectronics S.A. | Level shifter |
| KR101102607B1 (ko) * | 2010-01-25 | 2012-01-03 | 강원대학교산학협력단 | 석탄폐석을 이용한 소다라임계 유리의 제조방법 |
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