JPS62287705A - Ｂｔｌ増幅回路 - Google Patents
Ｂｔｌ増幅回路Info
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- JPS62287705A JPS62287705A JP61131226A JP13122686A JPS62287705A JP S62287705 A JPS62287705 A JP S62287705A JP 61131226 A JP61131226 A JP 61131226A JP 13122686 A JP13122686 A JP 13122686A JP S62287705 A JPS62287705 A JP S62287705A
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- transistor
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- amplifier
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- 239000003990 capacitor Substances 0.000 description 9
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の目的］
ス）増幅回路に係り、特に直流帰還に関する。 ゛（
従来の技術） 一般（ミ、ＢＴＬ増幅回路は第３図に示すように構成さ
れ、ＩＣ化される。すなわち、図中点線内がＩＣ内部で
あり、ＴＩはＶｉｎ入力端子、Ｔ２は外付コンデンサＣ
接続端子、Ｔ３は＋ＶＣＣ電源電圧入力端子、Ｔ４は−
ＶＥＥ電源電圧入力端子、Ｔ５．Ｔ６はＢＴＬ出力端子
である。
従来の技術） 一般（ミ、ＢＴＬ増幅回路は第３図に示すように構成さ
れ、ＩＣ化される。すなわち、図中点線内がＩＣ内部で
あり、ＴＩはＶｉｎ入力端子、Ｔ２は外付コンデンサＣ
接続端子、Ｔ３は＋ＶＣＣ電源電圧入力端子、Ｔ４は−
ＶＥＥ電源電圧入力端子、Ｔ５．Ｔ６はＢＴＬ出力端子
である。
ＩＣ内部において、ＰＮＰ ）ランジスタＱｌ。
Ｑ２、定電流源ＩＩ、１２、抵抗Ｒ１〜Ｒ５は差動増幅
回路を構成している。そして、トランジスタＱｌのベー
スはＶｌｎ入力端子ＴＩに接続され、エミッタは抵抗Ｒ
６を介してＢＴＬ出力端子の（＋）側Ｔ５に接続され、
コレクタは第１の増幅器Ａ１を介してＢＴＬ出力端子の
（−）側Ｔ６に接続される。また、トランジスタＱ２の
エミッタは抵抗Ｒ７を介してＢＴＬ出力端子の（−）側
Ｔ６に接続され、コレクタは第２の増幅器Ａ２を介して
ＢＴＬ出力端子の（＋）側Ｔ５に接続される。ＢＴＬ出
力端子Ｔ５．Ｔｌｆはそれぞれ第３の増幅器Ａ３の（＋
）、Ｃ−）入力端に接続される。
回路を構成している。そして、トランジスタＱｌのベー
スはＶｌｎ入力端子ＴＩに接続され、エミッタは抵抗Ｒ
６を介してＢＴＬ出力端子の（＋）側Ｔ５に接続され、
コレクタは第１の増幅器Ａ１を介してＢＴＬ出力端子の
（−）側Ｔ６に接続される。また、トランジスタＱ２の
エミッタは抵抗Ｒ７を介してＢＴＬ出力端子の（−）側
Ｔ６に接続され、コレクタは第２の増幅器Ａ２を介して
ＢＴＬ出力端子の（＋）側Ｔ５に接続される。ＢＴＬ出
力端子Ｔ５．Ｔｌｆはそれぞれ第３の増幅器Ａ３の（＋
）、Ｃ−）入力端に接続される。
この第３の増幅器Ａ３は外付コンデンサＣと共に、ＢＴ
Ｌ出力の直流成分のみをトランジスタＱ２のベースに帰
還して、出力オフセット電圧の発生を防ぐためのもので
ある。
Ｌ出力の直流成分のみをトランジスタＱ２のベースに帰
還して、出力オフセット電圧の発生を防ぐためのもので
ある。
上記のように入力を（＋）、（−）側とも共通にし、出
力を初段差動増幅回路のエミッタに帰還する構成は、回
路がシンプルであり、入力インピーダンスも高く、さら
にはＢＴＬ回路にしたことによる新たな位相補正用のコ
ンデンサが不要である。このため、この構成によるＢＴ
Ｌ増幅回路は、最初からＢＴＬ接続のみを目的とした増
幅回路に良く用いられている。
力を初段差動増幅回路のエミッタに帰還する構成は、回
路がシンプルであり、入力インピーダンスも高く、さら
にはＢＴＬ回路にしたことによる新たな位相補正用のコ
ンデンサが不要である。このため、この構成によるＢＴ
Ｌ増幅回路は、最初からＢＴＬ接続のみを目的とした増
幅回路に良く用いられている。
ところが、上記構成によるＢＴＬ増幅回路では、＋ Ｖ
ＣＣ，−Ｖ ＥＨの２電源を必要とするため、このま
までは単電源使用の装置には使用できない。つまり１．
ＧＮＤ（接地）電位と−ＶＥＥ電位とを等しくすると、
第３の増幅器Ａ３の出力がＧＮＤ電位以下になりえない
ので、出力オフセット電圧が正の場合にしか補償するこ
とができない。換言すれば、人力オフセット電圧 ａ Ｖ ＢＥ−Ｖ ＢＥ（Ｑｌ） −Ｖ ＢＥ（Ｑ２）
１．：対しテΔｖＢＢ＞０の場合は補償できるが、ΔＶ
ＢＥ＜０の場合には補償することができない。
ＣＣ，−Ｖ ＥＨの２電源を必要とするため、このま
までは単電源使用の装置には使用できない。つまり１．
ＧＮＤ（接地）電位と−ＶＥＥ電位とを等しくすると、
第３の増幅器Ａ３の出力がＧＮＤ電位以下になりえない
ので、出力オフセット電圧が正の場合にしか補償するこ
とができない。換言すれば、人力オフセット電圧 ａ Ｖ ＢＥ−Ｖ ＢＥ（Ｑｌ） −Ｖ ＢＥ（Ｑ２）
１．：対しテΔｖＢＢ＞０の場合は補償できるが、ΔＶ
ＢＥ＜０の場合には補償することができない。
ここで、上記構成では、出力オフセット電圧を抑圧する
ために第３の増幅器Ａ３と外付コンデンサＣとで直流帰
還をかけているが、これを廃止して抵抗Ｒ５に直列に抵
抗を接続し、その両端をコンデンサで短絡するようにし
たものもある。この構成によれば、正負２電源電圧駆動
でなく、単電源すなわち第３図においてＧＮＤ電位と−
ＶＥＥ電位とを等しくすることができる。しかしながら
、このような手段では、ＩＣ化において外部接続用の端
子がさらに１個必要となるため、ＩＣのビン数に余裕が
ないと採用することができない。
ために第３の増幅器Ａ３と外付コンデンサＣとで直流帰
還をかけているが、これを廃止して抵抗Ｒ５に直列に抵
抗を接続し、その両端をコンデンサで短絡するようにし
たものもある。この構成によれば、正負２電源電圧駆動
でなく、単電源すなわち第３図においてＧＮＤ電位と−
ＶＥＥ電位とを等しくすることができる。しかしながら
、このような手段では、ＩＣ化において外部接続用の端
子がさらに１個必要となるため、ＩＣのビン数に余裕が
ないと採用することができない。
（発明が解決しようとする問題点）
以上のように、従来のＢＴＬ増幅回路は、ＩＣ化におい
て単電源駆動化を行なうには外部接続用端子が１個余計
に必要としていた。この発明はこのような問題を改善す
るためになされたもので、ＩＣ化する場合において外部
接続端子を増加させることなく、単電源駆動可能な、入
力段を共通するＢＴＬ増幅回路を提供することを目的と
する。
て単電源駆動化を行なうには外部接続用端子が１個余計
に必要としていた。この発明はこのような問題を改善す
るためになされたもので、ＩＣ化する場合において外部
接続端子を増加させることなく、単電源駆動可能な、入
力段を共通するＢＴＬ増幅回路を提供することを目的と
する。
［発明の構成］
（問題点を解決するための手段）
この発明に係るＢＴＬ増幅回路は、第１の電源電圧及び
該第１の電源電圧より低い第２の電源電圧で駆動される
差動増幅回路を構成する第１及び第２のトランジスタと
、これら第１及び第２のトランジスタの各一方の被制御
電極間に接続される抵抗と、前記第１のトランジスタの
他方の被制御電極の出力を増幅して前記第２のトランジ
スタの一方の被制御電極の出力に加算する第１の増幅回
路と、前記第２のトランジスタの他方の被制御電極の出
力を増幅して前記第１のトランジスタの一方の被制御電
極の出力に加算する第２の増幅回路と、前記第１及び第
２のトランジスタの被制御電極間電圧の直流成分を検出
して前記第２のトランジスタの制御電極に加算する第３
の増幅器とを備え、前記第１のトランジスタの制御電極
に電圧信号を加えて前記抵抗間に発生する電圧をＢＴＬ
出力とずぶものにおいて、前記第２の電源電圧を接地レ
ベルとし、前記第１及び第２のトランジスタは異なる電
流密度で動作させるようにして構成される。
該第１の電源電圧より低い第２の電源電圧で駆動される
差動増幅回路を構成する第１及び第２のトランジスタと
、これら第１及び第２のトランジスタの各一方の被制御
電極間に接続される抵抗と、前記第１のトランジスタの
他方の被制御電極の出力を増幅して前記第２のトランジ
スタの一方の被制御電極の出力に加算する第１の増幅回
路と、前記第２のトランジスタの他方の被制御電極の出
力を増幅して前記第１のトランジスタの一方の被制御電
極の出力に加算する第２の増幅回路と、前記第１及び第
２のトランジスタの被制御電極間電圧の直流成分を検出
して前記第２のトランジスタの制御電極に加算する第３
の増幅器とを備え、前記第１のトランジスタの制御電極
に電圧信号を加えて前記抵抗間に発生する電圧をＢＴＬ
出力とずぶものにおいて、前記第２の電源電圧を接地レ
ベルとし、前記第１及び第２のトランジスタは異なる電
流密度で動作させるようにして構成される。
（作用）
上記構成によるＢＴＬ増幅回路は、第１及び第２のトラ
ンジスタが異なる電流密度で動作するので、差動増幅回
路の平衡状態における第２のトランジスタの制御電極電
位を接地レベルよりも高く設定することにより、ＢＴＬ
出力に発生する正負方向の各出力オフセット電圧を補償
することができる。
ンジスタが異なる電流密度で動作するので、差動増幅回
路の平衡状態における第２のトランジスタの制御電極電
位を接地レベルよりも高く設定することにより、ＢＴＬ
出力に発生する正負方向の各出力オフセット電圧を補償
することができる。
（実施例）
以下、第１図及び第２図を参照してこの発明の一実施例
を説明する。但し、第１図及び第２図において、第３図
と同一部分には同一符号を付して示し、ここでは異なる
部分についてのみ述べる。
を説明する。但し、第１図及び第２図において、第３図
と同一部分には同一符号を付して示し、ここでは異なる
部分についてのみ述べる。
第１図は第３図に示したＢＴＬ増幅回路にこの発明を適
用した場合の構成を示すもので、ここでは前記端子Ｔ４
をＧＮＤとして＋ＶＣＣ単電源電圧入力としており、前
記差動増幅回路のトランジスタＱ２にＱｌのエミッタの
２倍のエミッタ面積を有するものを使用している。
用した場合の構成を示すもので、ここでは前記端子Ｔ４
をＧＮＤとして＋ＶＣＣ単電源電圧入力としており、前
記差動増幅回路のトランジスタＱ２にＱｌのエミッタの
２倍のエミッタ面積を有するものを使用している。
この構成において、今、定電流源１ｌ−Ｉ２゜Ｒ２−Ｒ
３、Ｒｅ−Ｒ７とすると、トランジスタＱ１．Ｑ２の動
作電流は等しくなる。ところが、そのエミツタ面積比が
１＝２になっているため、電流密度は２：１となる。し
たがって、ＱｌとＱ２のペア性が完全にとれているとす
ると、電流密度が２倍のときベース・エミッタ間電圧が
２倍となるため、平衡状態ではＱ２のベース電位が＋１
８［ｍＶ］ となる。つまり、平衡状態において、第３
の増幅器Ａ３の出力は＋１８［ｍＶ］となり、ＢＴＬ出
力には出力オフセット電圧が発生しない。このようにす
れば、第３の増幅器Ａ３の出力範囲が最低０ ［ｍＶ］
まで拡大されるので、出力オフセット電圧の補償を＋１
８［ｍＶ］を基準にプラス・マイナス両方向に行なうこ
とができる。
３、Ｒｅ−Ｒ７とすると、トランジスタＱ１．Ｑ２の動
作電流は等しくなる。ところが、そのエミツタ面積比が
１＝２になっているため、電流密度は２：１となる。し
たがって、ＱｌとＱ２のペア性が完全にとれているとす
ると、電流密度が２倍のときベース・エミッタ間電圧が
２倍となるため、平衡状態ではＱ２のベース電位が＋１
８［ｍＶ］ となる。つまり、平衡状態において、第３
の増幅器Ａ３の出力は＋１８［ｍＶ］となり、ＢＴＬ出
力には出力オフセット電圧が発生しない。このようにす
れば、第３の増幅器Ａ３の出力範囲が最低０ ［ｍＶ］
まで拡大されるので、出力オフセット電圧の補償を＋１
８［ｍＶ］を基準にプラス・マイナス両方向に行なうこ
とができる。
仮に正の出力オフセット電圧が発生すると、第３の増幅
器Ａ３の出力が＋１８［ｍ、Ｖ］よりも大きくなるため
、トランジスタＱ２のベース電位が引き上げられ、これ
によって出力オフセット電圧が０ ［ｍＶ］ となる。
器Ａ３の出力が＋１８［ｍ、Ｖ］よりも大きくなるため
、トランジスタＱ２のベース電位が引き上げられ、これ
によって出力オフセット電圧が０ ［ｍＶ］ となる。
また、負の出力オフセット電圧が発生すると、第３の増
幅器Ａ３の出力が＋１８［ｍＶ］より低くなるため、ト
ランジスタＱ２のベース電位が引き下げられて、これに
よって出力オフセット電圧が０ ［ｍＶ］となる。通常
、ベース会エミッタ間電圧の誤差は±５［ｍＶ１程度に
入るので、＋１８［ｍＶ］ もあれば十分に全ばらつき
を補償することができる。万が−＋１８［ｍＶ］をオー
バーしそうな場合は、トランジスタＱｌ、Ｑ２のエミツ
タ面積比を１＝２ではなくそれ以上に設定すれば、＋１
．ｇ［ｍＶ］をさらに大きな値に設定すればよい。例え
ば、１：３のとき＋２８．６ ［ｍＶ］ 、４倍のとき
３６［ｍＶ］となる。
幅器Ａ３の出力が＋１８［ｍＶ］より低くなるため、ト
ランジスタＱ２のベース電位が引き下げられて、これに
よって出力オフセット電圧が０ ［ｍＶ］となる。通常
、ベース会エミッタ間電圧の誤差は±５［ｍＶ１程度に
入るので、＋１８［ｍＶ］ もあれば十分に全ばらつき
を補償することができる。万が−＋１８［ｍＶ］をオー
バーしそうな場合は、トランジスタＱｌ、Ｑ２のエミツ
タ面積比を１＝２ではなくそれ以上に設定すれば、＋１
．ｇ［ｍＶ］をさらに大きな値に設定すればよい。例え
ば、１：３のとき＋２８．６ ［ｍＶ］ 、４倍のとき
３６［ｍＶ］となる。
第１図の回路の具体的な構成を第２図に示す。
第２図において、第１図に示したトランジスタＱ１．Ｑ
２はそれぞれＱｌａとＱ ｌｂ、 Ｑ ２ａとＱ２ｂ
をダーリントン接続して構成され、第１の増幅器Ａ１は
トランジスタＱ３〜Ｑ８、コンデンサＣ１、ダイオード
Ｄ１、定電流源Ｉ３、抵抗Ｒ８で構成され、第２の増幅
器Ａ２はトランジスタＱ９〜Ｑ１４、コンデンサＣ２、
ダイオードＤ２、定電流源１４、抵抗Ｒ９で構成され、
第３の増幅器Ａ３はトランジスタＱ１５〜Ｑ２２、抵抗
ＲＩＯ〜Ｒ１３で構成されている。
２はそれぞれＱｌａとＱ ｌｂ、 Ｑ ２ａとＱ２ｂ
をダーリントン接続して構成され、第１の増幅器Ａ１は
トランジスタＱ３〜Ｑ８、コンデンサＣ１、ダイオード
Ｄ１、定電流源Ｉ３、抵抗Ｒ８で構成され、第２の増幅
器Ａ２はトランジスタＱ９〜Ｑ１４、コンデンサＣ２、
ダイオードＤ２、定電流源１４、抵抗Ｒ９で構成され、
第３の増幅器Ａ３はトランジスタＱ１５〜Ｑ２２、抵抗
ＲＩＯ〜Ｒ１３で構成されている。
すなわち、第２図の回路において、今、仮に正の出力オ
フセット電圧が発生したとすると、（＋）ＢＴＬの電圧
が上昇し、（−）ＢＴＬの電圧が減少することから、第
３の増幅器Ａ３のトランジスタＱ１５のコレクタ電流が
減少し、トランジスタＱ２０のコレクタ電流が増加する
。このため、トランジスタＱ２２のベース電流が増加す
る方向に働くため、トランジスタＱ１９のコレクタ電流
が増加し、トランジスタＱ１Ｂのコレクタ電流が減少す
る。これによる差分の電流がトランジスタＱ２２のベー
スに供給され、トランジスタＱ２２のエミッタ電位、つ
まりトランジスタＱ２ａのベース電位が上昇する。これ
によって出力オフセット電圧は、トランジスタＱ ２ａ
、 Ｑ ２ｂのコレクタ出力電流が負の方向に働くの
で、結局０ ［ｍＶ］ となる。また、負の出力オフセ
ット電圧が生じた場合にはこれと全く逆の作用が働く。
フセット電圧が発生したとすると、（＋）ＢＴＬの電圧
が上昇し、（−）ＢＴＬの電圧が減少することから、第
３の増幅器Ａ３のトランジスタＱ１５のコレクタ電流が
減少し、トランジスタＱ２０のコレクタ電流が増加する
。このため、トランジスタＱ２２のベース電流が増加す
る方向に働くため、トランジスタＱ１９のコレクタ電流
が増加し、トランジスタＱ１Ｂのコレクタ電流が減少す
る。これによる差分の電流がトランジスタＱ２２のベー
スに供給され、トランジスタＱ２２のエミッタ電位、つ
まりトランジスタＱ２ａのベース電位が上昇する。これ
によって出力オフセット電圧は、トランジスタＱ ２ａ
、 Ｑ ２ｂのコレクタ出力電流が負の方向に働くの
で、結局０ ［ｍＶ］ となる。また、負の出力オフセ
ット電圧が生じた場合にはこれと全く逆の作用が働く。
したがって、上記構成によれば、端子数を増やすことな
く、入力段を共通とする単電源ＢＴＬ増幅回路を実現す
ることができる。この場合、回路構成が簡単で、またＢ
ＴＬ化したことによる位相補正用のコンデンサを必要と
しないので、極めてＩＣ化が容易である。
く、入力段を共通とする単電源ＢＴＬ増幅回路を実現す
ることができる。この場合、回路構成が簡単で、またＢ
ＴＬ化したことによる位相補正用のコンデンサを必要と
しないので、極めてＩＣ化が容易である。
尚、上記実施例ではトランジスタＱｌ、Ｑ２に流れる電
流密度を２：１に設定するために、Ｑｌ。
流密度を２：１に設定するために、Ｑｌ。
Ｑｌのエミッタ面積を１：２にしているが、このような
手段ではなく、例えばトランジスタＱｌ。
手段ではなく、例えばトランジスタＱｌ。
Ｑｌのエミッタ面積を等しくしておき、１１−２１２．
２Ｒ３讃Ｒ４と設定しても全く同様な効果が得られる。
２Ｒ３讃Ｒ４と設定しても全く同様な効果が得られる。
また、外付コンデンサＣは、第３の増幅器Ａ３の出力イ
ンピーダンスを高くしておけば、その出力端及びＧＮＤ
間に接続するようにしてもよい。この他、この発明の要
旨を変更しない範囲で種々変形しても実施可能である。
ンピーダンスを高くしておけば、その出力端及びＧＮＤ
間に接続するようにしてもよい。この他、この発明の要
旨を変更しない範囲で種々変形しても実施可能である。
［発明の効果］
以上詳述したようにこの発明によれば、ＩＣ化する場合
において外部接続端子を増加させることなく、単電源駆
動可能な、入力段を共通するＢＴＬ増幅回路を提供する
ことができる。
において外部接続端子を増加させることなく、単電源駆
動可能な、入力段を共通するＢＴＬ増幅回路を提供する
ことができる。
第１図はこの発明に係るＢＴＬ増幅回路の一実施例を示
すブロック回路図、第２図は第１図の回路の具体的な構
成を示す回路図、第３図は従来のＢＴＬ増幅回路の構成
を示すブロック回路図である。 ＡＩ、Ａ２．Ａ３・・・第１乃至第３の増幅器、Ｑｌ、
Ｑｌ・・・差動対トランジスタ。
すブロック回路図、第２図は第１図の回路の具体的な構
成を示す回路図、第３図は従来のＢＴＬ増幅回路の構成
を示すブロック回路図である。 ＡＩ、Ａ２．Ａ３・・・第１乃至第３の増幅器、Ｑｌ、
Ｑｌ・・・差動対トランジスタ。
Claims (1)
- 第１の電源電圧及び該第１の電源電圧より低い第２の電
源電圧で駆動される差動増幅回路を構成する第１及び第
２のトランジスタと、これら第１及び第２のトランジス
タの各一方の被制御電極間に接続される抵抗と、前記第
１のトランジスタの他方の被制御電極の出力を増幅して
前記第２のトランジスタの一方の被制御電極の出力に加
算する第１の増幅回路と、前記第２のトランジスタの他
方の被制御電極の出力を増幅して前記第１のトランジス
タの一方の被制御電極の出力に加算する第２の増幅回路
と、前記第１及び第２のトランジスタの被制御電極間電
圧の直流成分を検出して前記第２のトランジスタの制御
電極に加算する第３の増幅器とを備え、前記第１のトラ
ンジスタの制御電極に電圧信号を加えて前記抵抗間に発
生する電圧をＢＴＬ出力とするＢＴＬ増幅回路において
、前記第２の電源電圧を接地レベルとし、前記第１及び
第２のトランジスタは異なる電流密度で動作させるよう
にしたことを特徴とするＢＴＬ増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131226A JPS62287705A (ja) | 1986-06-06 | 1986-06-06 | Ｂｔｌ増幅回路 |
| US07/058,132 US4752744A (en) | 1986-06-06 | 1987-06-04 | Balanced transformer-less amplifier circuit |
| KR1019870005725A KR900008520B1 (ko) | 1986-06-06 | 1987-06-05 | Btl증폭회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131226A JPS62287705A (ja) | 1986-06-06 | 1986-06-06 | Ｂｔｌ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62287705A true JPS62287705A (ja) | 1987-12-14 |
| JPH0476524B2 JPH0476524B2 (ja) | 1992-12-03 |
Family
ID=15052977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131226A Granted JPS62287705A (ja) | 1986-06-06 | 1986-06-06 | Ｂｔｌ増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4752744A (ja) |
| JP (1) | JPS62287705A (ja) |
| KR (1) | KR900008520B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4979218A (en) * | 1989-05-01 | 1990-12-18 | Audio Teknology Incorporated | Balanced output circuit |
| US4973917A (en) * | 1989-09-27 | 1990-11-27 | Threepenney Electronics Corporation | Output amplifier |
| JPH0514074A (ja) * | 1991-07-01 | 1993-01-22 | Sharp Corp | 平衡型差動増幅回路 |
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