JPH0476524B2 - - Google Patents
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- JPH0476524B2 JPH0476524B2 JP61131226A JP13122686A JPH0476524B2 JP H0476524 B2 JPH0476524 B2 JP H0476524B2 JP 61131226 A JP61131226 A JP 61131226A JP 13122686 A JP13122686 A JP 13122686A JP H0476524 B2 JPH0476524 B2 JP H0476524B2
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- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 9
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
このBTL（バランスド・トランスフオーマーレ
ス）増幅回路に係り、特に直流帰還に関する。
ス）増幅回路に係り、特に直流帰還に関する。
（従来の技術）
一般に、BTL増幅回路は第３図に示すように
構成され、IC化される。すなわち、図中点線内
がIC内部であり、Ｔ１はVin入力端子、Ｔ２は外
付コンデンサＣ接続端子、Ｔ３は＋VCC電源電
圧入力端子、Ｔ４は−VEE電源電圧入力端子、
Ｔ５，Ｔ６はBTL出力端子である。
構成され、IC化される。すなわち、図中点線内
がIC内部であり、Ｔ１はVin入力端子、Ｔ２は外
付コンデンサＣ接続端子、Ｔ３は＋VCC電源電
圧入力端子、Ｔ４は−VEE電源電圧入力端子、
Ｔ５，Ｔ６はBTL出力端子である。
IC内部において、PNPトランジスタＱ１，Ｑ
２、定電流源Ｉ１，Ｉ２、抵抗Ｒ１〜Ｒ５は差動
増幅回路を構成している。そして、トランジスタ
Ｑ１のベースはVin入力端子Ｔ１に接続され、エ
ミツタは抵抗Ｒ６を介してBTL出力端子の（＋）
側Ｔ５に接続され、コレクタは第１の増幅器Ａ１
を介してBTL出力端子の（−）側Ｔ６に接続さ
れる。また、トランジスタＱ２のエミツタは抵抗
Ｒ７を介してBTL出力端子の（−）側Ｔ６に接
続され、コレクタは第２の増幅器Ａ２を介して
BTL出力端子の（＋）側Ｔ５に接続される。
BTL出力端子Ｔ５，Ｔ６はそれぞれ第３の増幅
器Ａ３の（＋）、（−）入力端に接続される。この
第３の増幅器Ａ３は外付コンデンサＣと共に、
BTL出力の直流成分のみをトランジスタＱ２の
ベースに帰還して、出力オフセツト電圧の発生を
防ぐためのものである。尚、上記第１、第２の増
幅器は正転増幅器であり、第３の増幅器は差動増
幅器である。
２、定電流源Ｉ１，Ｉ２、抵抗Ｒ１〜Ｒ５は差動
増幅回路を構成している。そして、トランジスタ
Ｑ１のベースはVin入力端子Ｔ１に接続され、エ
ミツタは抵抗Ｒ６を介してBTL出力端子の（＋）
側Ｔ５に接続され、コレクタは第１の増幅器Ａ１
を介してBTL出力端子の（−）側Ｔ６に接続さ
れる。また、トランジスタＱ２のエミツタは抵抗
Ｒ７を介してBTL出力端子の（−）側Ｔ６に接
続され、コレクタは第２の増幅器Ａ２を介して
BTL出力端子の（＋）側Ｔ５に接続される。
BTL出力端子Ｔ５，Ｔ６はそれぞれ第３の増幅
器Ａ３の（＋）、（−）入力端に接続される。この
第３の増幅器Ａ３は外付コンデンサＣと共に、
BTL出力の直流成分のみをトランジスタＱ２の
ベースに帰還して、出力オフセツト電圧の発生を
防ぐためのものである。尚、上記第１、第２の増
幅器は正転増幅器であり、第３の増幅器は差動増
幅器である。
上記のように入力を（＋）、（−）側とも共通に
し、出力を初段差動増幅回路のエミツタに帰還す
る構成は、回路がシンプルであり、入力インピー
ダンスも高く、さらにはBTL回路にしたことに
よる新たな位相補正用のコンデンサが不要であ
る。このため、この構成によるBTL増幅回路は、
最初からBTL接続のみを目的とした増幅回路に
良く用いられている。
し、出力を初段差動増幅回路のエミツタに帰還す
る構成は、回路がシンプルであり、入力インピー
ダンスも高く、さらにはBTL回路にしたことに
よる新たな位相補正用のコンデンサが不要であ
る。このため、この構成によるBTL増幅回路は、
最初からBTL接続のみを目的とした増幅回路に
良く用いられている。
ところが、上記構成によるBTL増幅回路では、
＋VCC、−VEEの２電源を必要とするため、この
ままでは単電源使用の装置には使用できない。つ
まり、GND（接地）電位と−VEE電位とを等し
くすると、第３の増幅器Ａ３の出力がGND電位
以下になりえないので、出力オフセツト電圧が正
の場合にしか補償することができない。換言すれ
ば、入力オフセツト電圧 ΔVBE＝VBE（Ｑ１）−VBE（Ｑ２）に対して
ΔVBE＞０の場合は補償できるが、ΔBE＜０の
場合には補償することができない。
＋VCC、−VEEの２電源を必要とするため、この
ままでは単電源使用の装置には使用できない。つ
まり、GND（接地）電位と−VEE電位とを等し
くすると、第３の増幅器Ａ３の出力がGND電位
以下になりえないので、出力オフセツト電圧が正
の場合にしか補償することができない。換言すれ
ば、入力オフセツト電圧 ΔVBE＝VBE（Ｑ１）−VBE（Ｑ２）に対して
ΔVBE＞０の場合は補償できるが、ΔBE＜０の
場合には補償することができない。
ここで、上記構成では、出力オフセツト電圧を
抑圧するために第３の増幅器Ａ３と外付コンデン
サＣとで直流帰還をかけているが、これを廃止し
て抵抗Ｒ５に直列に抵抗を接続し、その両端をコ
ンデンサで短絡するようにしたものである。この
構成によれば、正負２電源電圧駆動でなく、単電
源すなわち第３図においてGND電位と−VEE電
位とを等しくすることができる。しかしながら、
このような手段では、IC化において外部接続用
の端子がさらに１個必要となるため、ICのピン
数に余裕がないと採用することができない。
抑圧するために第３の増幅器Ａ３と外付コンデン
サＣとで直流帰還をかけているが、これを廃止し
て抵抗Ｒ５に直列に抵抗を接続し、その両端をコ
ンデンサで短絡するようにしたものである。この
構成によれば、正負２電源電圧駆動でなく、単電
源すなわち第３図においてGND電位と−VEE電
位とを等しくすることができる。しかしながら、
このような手段では、IC化において外部接続用
の端子がさらに１個必要となるため、ICのピン
数に余裕がないと採用することができない。
（発明が解決しようとする問題点）
以上のように、従来のBTL増幅回路は、IC化
において単電源駆動化を行なうには外部接続用端
子が１個余計に必要としていた。この発明はこの
ような問題を改善するためになされたもので、
IC化する場合において外部接続端子を増加させ
ることなく、単電源駆動可能な、入力段を共通す
るBTL増幅回路を提供することを目的とする。
において単電源駆動化を行なうには外部接続用端
子が１個余計に必要としていた。この発明はこの
ような問題を改善するためになされたもので、
IC化する場合において外部接続端子を増加させ
ることなく、単電源駆動可能な、入力段を共通す
るBTL増幅回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明は、一方が接地電位とされた第１、第
２の電源電圧によつて駆動される差動増幅回路を
構成し、ベースに入力信号が供給される第１のト
ランジスタ、およびこの第１のトランジスタと異
なる電流密度で動作される第２のトランジスタ
と、これら第１、第２のトランジスタのエミツタ
相互間に接続される抵抗と、前記第１のトランジ
スタのコレクタから出力される信号を増幅して前
記第２のトランジスタのエミツタから出力される
信号に加算し、第１のBTL出力信号を生成する
第１の正転増幅回路と、前記第２のトランジスタ
のコレクタから出力される信号を増幅して前記第
１とトランジスタのエミツタから出力される信号
に加算し、第２のBTL出力信号を生成する第２
の正転増幅回路と、前記第１及び第２の正転増幅
回路の出力電圧の直流成分を検出して前記第２の
トランジスタのベースに供給する差動増幅回路と
を具備している。
２の電源電圧によつて駆動される差動増幅回路を
構成し、ベースに入力信号が供給される第１のト
ランジスタ、およびこの第１のトランジスタと異
なる電流密度で動作される第２のトランジスタ
と、これら第１、第２のトランジスタのエミツタ
相互間に接続される抵抗と、前記第１のトランジ
スタのコレクタから出力される信号を増幅して前
記第２のトランジスタのエミツタから出力される
信号に加算し、第１のBTL出力信号を生成する
第１の正転増幅回路と、前記第２のトランジスタ
のコレクタから出力される信号を増幅して前記第
１とトランジスタのエミツタから出力される信号
に加算し、第２のBTL出力信号を生成する第２
の正転増幅回路と、前記第１及び第２の正転増幅
回路の出力電圧の直流成分を検出して前記第２の
トランジスタのベースに供給する差動増幅回路と
を具備している。
さらに、この発明は、一方が接地電位とされた
第１、第２の電源電圧によつて駆動される差動増
幅回路を構成し、ベースに入力信号が供給される
第１のトランジスタ、およびこの第１のトランジ
スタと異なる電流密度で動作される第２のトラン
ジスタと、 これら第１、第２のトランジスタのエミツタ相
互間に接続される抵抗と、前記第１のトランジス
タのコレクタから出力される信号を増幅して前記
第１のトランジスタのエミツタから出力される信
号に加算し、第１のBTL出力信号を生成する第
１の反転増幅回路と、前記第２のトランジスタの
コレクタから出力される信号を増幅して前記第２
のトランジスタのエミツタから出力される信号に
加算し、第２のBTL出力信号を生成する第２の
反転増幅回路と、前記第１及び第２の反転増幅回
路の出力電圧の直流成分を検出して前記第２のト
ランジスタのベースに供給する差動増幅回路と、
を具備している。
第１、第２の電源電圧によつて駆動される差動増
幅回路を構成し、ベースに入力信号が供給される
第１のトランジスタ、およびこの第１のトランジ
スタと異なる電流密度で動作される第２のトラン
ジスタと、 これら第１、第２のトランジスタのエミツタ相
互間に接続される抵抗と、前記第１のトランジス
タのコレクタから出力される信号を増幅して前記
第１のトランジスタのエミツタから出力される信
号に加算し、第１のBTL出力信号を生成する第
１の反転増幅回路と、前記第２のトランジスタの
コレクタから出力される信号を増幅して前記第２
のトランジスタのエミツタから出力される信号に
加算し、第２のBTL出力信号を生成する第２の
反転増幅回路と、前記第１及び第２の反転増幅回
路の出力電圧の直流成分を検出して前記第２のト
ランジスタのベースに供給する差動増幅回路と、
を具備している。
（作用）
上記構成によるBTL増幅回路は、第１及び第
２のトランジスタが異なる電流密度で動作するの
で、差動増幅回路の平衡状態における第２のトラ
ンジスタのベース電位を接地レベルよりも高く設
定することにより、BTL出力に発生する正負方
向の各出力オフセツト電圧を補償することができ
る。
２のトランジスタが異なる電流密度で動作するの
で、差動増幅回路の平衡状態における第２のトラ
ンジスタのベース電位を接地レベルよりも高く設
定することにより、BTL出力に発生する正負方
向の各出力オフセツト電圧を補償することができ
る。
（実施例）
以下、第１図及び第２図を参照してこの発明の
一実施例を説明する。但し、第１図及び第２図に
おいて、第３図と同一部分には同一符号を付して
示し、ここで異なる部分についてのみ述べる。
一実施例を説明する。但し、第１図及び第２図に
おいて、第３図と同一部分には同一符号を付して
示し、ここで異なる部分についてのみ述べる。
第１図は第３図に示したBTL増幅回路にこの
発明を適用した場合の構成を示すもので、ここで
は前記端子Ｔ４をGNDとして＋VCC単電源電圧
入力としており、前記差動増幅回路のトランジス
タＱ２にＱ１のエミツタの２倍のエミツタ面積を
有するものを使用している。
発明を適用した場合の構成を示すもので、ここで
は前記端子Ｔ４をGNDとして＋VCC単電源電圧
入力としており、前記差動増幅回路のトランジス
タＱ２にＱ１のエミツタの２倍のエミツタ面積を
有するものを使用している。
この構成において、今、定電流源Ｉ１＝Ｉ２，
Ｒ３＝Ｒ４，Ｒ６＝Ｒ７とすると、トランジスタ
Ｑ１，Ｑ２の動作電流は等しくなる。ところが、
そのエミツタ面積比が１：２になつているため、
電流密度は２：１となる。したがつて、Ｑ１とＱ
２とペア性が完全にとれているとすると、電流密
度が２倍のときベース・エミツタ間電圧が２倍と
なるため、平衡状態ではＱ２のベース電位が＋18
［mV］となる。つまり、平衡状態において、第
３の増幅器Ａ３の出力は＋18［mV］となり、
BTL出力には出力オフセツト電圧が発生しない。
このようにすれば、第３の増幅器Ａ３の出力範囲
が最低０［mV］まで拡大されるので、出力オフ
セツト電圧の補償を＋18［mV］を基準にプラ
ス・マイナス両方向に行なうことができる。
Ｒ３＝Ｒ４，Ｒ６＝Ｒ７とすると、トランジスタ
Ｑ１，Ｑ２の動作電流は等しくなる。ところが、
そのエミツタ面積比が１：２になつているため、
電流密度は２：１となる。したがつて、Ｑ１とＱ
２とペア性が完全にとれているとすると、電流密
度が２倍のときベース・エミツタ間電圧が２倍と
なるため、平衡状態ではＱ２のベース電位が＋18
［mV］となる。つまり、平衡状態において、第
３の増幅器Ａ３の出力は＋18［mV］となり、
BTL出力には出力オフセツト電圧が発生しない。
このようにすれば、第３の増幅器Ａ３の出力範囲
が最低０［mV］まで拡大されるので、出力オフ
セツト電圧の補償を＋18［mV］を基準にプラ
ス・マイナス両方向に行なうことができる。
仮に正の出力オフセツト電圧が発生すると、第
３の増幅器Ａ３の出力が＋18［mV］よりも大き
くなるため、トランジスタＱ２のベース電位が引
き上げられ、これによつて出力オフセツト電圧が
０［mV］となる。また、負の出力オフセツト電
圧が発生すると、第３の増幅器Ａ３の出力が＋18
［mV］より低くなるため、トランジスタＱ２の
ベース電位が引き下げられて、これによつて出力
オフセツト電圧が０［mV］となる。通常、ベー
ス・エミツタ間電圧の誤差は±５［mV］程度に
入るので、＋18［mV］もあれば十分に全ばらつき
を補償することができる。万が一＋18［mV］を
オーバーしそうな場合は、トランジスタＱ１，Ｑ
２のエミツタ面積比を１：２ではなくそれ以上に
設定すれば、＋18［mV］をさらに大きな値に設定
すればよい。例えば、１：３のとき＋28.6［mV］、
４倍のとき36［mV］となる。
３の増幅器Ａ３の出力が＋18［mV］よりも大き
くなるため、トランジスタＱ２のベース電位が引
き上げられ、これによつて出力オフセツト電圧が
０［mV］となる。また、負の出力オフセツト電
圧が発生すると、第３の増幅器Ａ３の出力が＋18
［mV］より低くなるため、トランジスタＱ２の
ベース電位が引き下げられて、これによつて出力
オフセツト電圧が０［mV］となる。通常、ベー
ス・エミツタ間電圧の誤差は±５［mV］程度に
入るので、＋18［mV］もあれば十分に全ばらつき
を補償することができる。万が一＋18［mV］を
オーバーしそうな場合は、トランジスタＱ１，Ｑ
２のエミツタ面積比を１：２ではなくそれ以上に
設定すれば、＋18［mV］をさらに大きな値に設定
すればよい。例えば、１：３のとき＋28.6［mV］、
４倍のとき36［mV］となる。
第２図は、この発明の第２の実施例を示すもの
であり、第１図に示す第１、第２の増幅器Ａ１，
Ａ２を反転増幅器としたものである。第１図に示
したトランジスタＱ１，Ｑ２はそれぞれＱ１ａと
Ｑ１ｂ，Ｑ２ａとＱ２ｂをダーリントン接続して
構成され、第１の増幅器Ａ１はトランジスタＱ３
〜Ｑ８、コンデンサＣ１、ダイオードＤ１、定電
流源Ｉ３、抵抗Ｒ８で構成され、第２の増幅器Ａ
２はトランジスタＱ９〜Ｑ１４、コンデンサＣ
２、ダイオードＤ２、定電流源Ｉ４、抵抗Ｒ９で
構成され、第３の増幅器Ａ３はトランジスタＱ１
５〜Ｑ２２、抵抗Ｒ１０〜Ｒ１３で構成されてい
る。
であり、第１図に示す第１、第２の増幅器Ａ１，
Ａ２を反転増幅器としたものである。第１図に示
したトランジスタＱ１，Ｑ２はそれぞれＱ１ａと
Ｑ１ｂ，Ｑ２ａとＱ２ｂをダーリントン接続して
構成され、第１の増幅器Ａ１はトランジスタＱ３
〜Ｑ８、コンデンサＣ１、ダイオードＤ１、定電
流源Ｉ３、抵抗Ｒ８で構成され、第２の増幅器Ａ
２はトランジスタＱ９〜Ｑ１４、コンデンサＣ
２、ダイオードＤ２、定電流源Ｉ４、抵抗Ｒ９で
構成され、第３の増幅器Ａ３はトランジスタＱ１
５〜Ｑ２２、抵抗Ｒ１０〜Ｒ１３で構成されてい
る。
すなわち、第２図の回路において、今、仮に正
の出力オフセツト電圧が発生したとすると、（＋）
BTLの電圧が上昇し、（−）BTLの電圧が減少
することから、第３の増幅器Ａ３のトランジスタ
Ｑ１５のコレクタ電流が減少し、トランジスタＱ
２０のコレクタ電流が増加する。このため、トラ
ンジスタＱ２２のベース電流が増加する方向に働
くため、トランジスタＱ１９のコレクタ電流が増
加し、トランジスタＱ１６のコレクタ電流が減少
する。これによる差分の電流がトランジスタＱ２
２のベースに供給され、トランジスタＱ２２のエ
ミツタ電位、つまりトランジスタＱ２ａのベース
電位が上昇する。これによつて出力オフセツト電
圧は、トランジスタＱ２ａ，Ｑ２ｂのコレクタ出
力電流が負の方向に働くので、結局０［mV］と
なる。また、負の出力オフセツト電圧が生じた場
合にはこれと全く逆の作用が働く。
の出力オフセツト電圧が発生したとすると、（＋）
BTLの電圧が上昇し、（−）BTLの電圧が減少
することから、第３の増幅器Ａ３のトランジスタ
Ｑ１５のコレクタ電流が減少し、トランジスタＱ
２０のコレクタ電流が増加する。このため、トラ
ンジスタＱ２２のベース電流が増加する方向に働
くため、トランジスタＱ１９のコレクタ電流が増
加し、トランジスタＱ１６のコレクタ電流が減少
する。これによる差分の電流がトランジスタＱ２
２のベースに供給され、トランジスタＱ２２のエ
ミツタ電位、つまりトランジスタＱ２ａのベース
電位が上昇する。これによつて出力オフセツト電
圧は、トランジスタＱ２ａ，Ｑ２ｂのコレクタ出
力電流が負の方向に働くので、結局０［mV］と
なる。また、負の出力オフセツト電圧が生じた場
合にはこれと全く逆の作用が働く。
したがつて、上記構成によれば、端子数を増や
すことなく、入力段を共通とする単電源BTL増
幅回路を実現することができる。この場合、回路
構成が簡単で、またBTL化したことによる位相
補正用のコンデンサを必要としないので、極めて
IC化が容易である。
すことなく、入力段を共通とする単電源BTL増
幅回路を実現することができる。この場合、回路
構成が簡単で、またBTL化したことによる位相
補正用のコンデンサを必要としないので、極めて
IC化が容易である。
尚、上記実施例ではトランジスタＱ１，Ｑ２に
流れる電流密度を２：１に設定するために、Ｑ
１，Ｑ２のエミツタ面積を１：２にしているが、
このような手段ではなく、例えばトランジスタＱ
１，Ｑ２のエミツタ面積を等しくしておき、 Ｉ１＝2I２、2R３＝Ｒ４と設定しても全く同様
な効果が得られる。また、外付コンデンサＣは、
第３の増幅器Ａ３の出力インピーダンスを高くし
ておけば、その出力端及びGND間に接続するよ
うにしてもよい。この他、この発明の要旨を変更
しない範囲で種々変形しても実施可能である。
流れる電流密度を２：１に設定するために、Ｑ
１，Ｑ２のエミツタ面積を１：２にしているが、
このような手段ではなく、例えばトランジスタＱ
１，Ｑ２のエミツタ面積を等しくしておき、 Ｉ１＝2I２、2R３＝Ｒ４と設定しても全く同様
な効果が得られる。また、外付コンデンサＣは、
第３の増幅器Ａ３の出力インピーダンスを高くし
ておけば、その出力端及びGND間に接続するよ
うにしてもよい。この他、この発明の要旨を変更
しない範囲で種々変形しても実施可能である。
［発明の効果］
以上詳述したようにこの発明によれば、IC化
する場合において外部接続端子を増加させること
なく、単電源駆動可能な、入力段を共通する
BTL増幅回路を提供することができる。
する場合において外部接続端子を増加させること
なく、単電源駆動可能な、入力段を共通する
BTL増幅回路を提供することができる。
第１図はこの発明に係るBTL増幅回路の一実
施例を示すブロツク回路図、第２図はこの発明の
第２の実施例を示す回路図、第３図は従来の
BTL増幅回路の構成を示すブロツク回路図であ
る。 Ａ１，Ａ２，Ａ３……第１乃至第３の増幅器、
Ｑ１，Ｑ２……差動対トランジスタ。
施例を示すブロツク回路図、第２図はこの発明の
第２の実施例を示す回路図、第３図は従来の
BTL増幅回路の構成を示すブロツク回路図であ
る。 Ａ１，Ａ２，Ａ３……第１乃至第３の増幅器、
Ｑ１，Ｑ２……差動対トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 一方が接地電位とされた第１、第２の電源電
圧によつて駆動される差動増幅回路を構成し、ベ
ースに入力信号が供給される第１のトランジス
タ、およびこの第１のトランジスタと異なる電流
密度で動作される第２のトランジスタと、 これら第１、第２のトランジスタのエミツタ相
互間に接地される抵抗と、 前記第１のトランジスタのコレクタから出力さ
れる信号を増幅して前記第２のトランジスタのエ
ミツタから出力される信号に加算し、第１の
BTL出力信号を生成する第１の正転増幅回路と、 前記第２のトランジスタのコレクタから出力さ
れる信号を増幅して前記第１とトランジスタのエ
ミツタから出力される信号に加算し、第２の
BTL出力信号を生成する第２の正転増幅回路と、 前記第１及び第２の正転増幅回路の出力電圧の
直流成分を検出して前記第２のトランジスタのベ
ースに供給する差動増幅回路と、 を具備することを特徴とするBTL増幅回路。 ２ 一方が接地電位とされた第１、第２の電源電
圧によつて駆動される差動増幅回路を構成し、ベ
ースに入力信号が供給される第１のトランジス
タ、およびこの第１のトランジスタと異なる電流
密度で動作される第２のトランジスタと、 これら第１、第２のトランジスタのエミツタ相
互間に接続される抵抗と、 前記第１のトランジスタのコレクタから出力さ
れる信号を増幅して前記第１のトランジスタのエ
ミツタから出力される信号に加算し、第１の
BTL出力信号を生成する第１の反転増幅回路と、 前記第２のトランジスタのコレクタから出力さ
れる信号を増幅して前記第２のトランジスタのエ
ミツタから出力される信号に加算し、第２の
BTL出力信号を生成する第２の正転増幅回路と、 前記第１及び第２の反転増幅回路の出力電圧の
直流成分を検出して前記第２のトランジスタのベ
ースに供給する差動増幅回路と、 を具備することを特徴とするBTL増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131226A JPS62287705A (ja) | 1986-06-06 | 1986-06-06 | Ｂｔｌ増幅回路 |
| US07/058,132 US4752744A (en) | 1986-06-06 | 1987-06-04 | Balanced transformer-less amplifier circuit |
| KR1019870005725A KR900008520B1 (ko) | 1986-06-06 | 1987-06-05 | Btl증폭회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131226A JPS62287705A (ja) | 1986-06-06 | 1986-06-06 | Ｂｔｌ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62287705A JPS62287705A (ja) | 1987-12-14 |
| JPH0476524B2 true JPH0476524B2 (ja) | 1992-12-03 |
Family
ID=15052977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131226A Granted JPS62287705A (ja) | 1986-06-06 | 1986-06-06 | Ｂｔｌ増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPS62287705A (ja) |
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-
1987
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Also Published As
| Publication number | Publication date |
|---|---|
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| US4752744A (en) | 1988-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |