JPH0476524B2 - - Google Patents
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- JPH0476524B2 JPH0476524B2 JP61131226A JP13122686A JPH0476524B2 JP H0476524 B2 JPH0476524 B2 JP H0476524B2 JP 61131226 A JP61131226 A JP 61131226A JP 13122686 A JP13122686 A JP 13122686A JP H0476524 B2 JPH0476524 B2 JP H0476524B2
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- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 9
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
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- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
このBTL(バランスド・トランスフオーマーレ
ス)増幅回路に係り、特に直流帰還に関する。
ス)増幅回路に係り、特に直流帰還に関する。
(従来の技術)
一般に、BTL増幅回路は第3図に示すように
構成され、IC化される。すなわち、図中点線内
がIC内部であり、T1はVin入力端子、T2は外
付コンデンサC接続端子、T3は+VCC電源電
圧入力端子、T4は−VEE電源電圧入力端子、
T5,T6はBTL出力端子である。
構成され、IC化される。すなわち、図中点線内
がIC内部であり、T1はVin入力端子、T2は外
付コンデンサC接続端子、T3は+VCC電源電
圧入力端子、T4は−VEE電源電圧入力端子、
T5,T6はBTL出力端子である。
IC内部において、PNPトランジスタQ1,Q
2、定電流源I1,I2、抵抗R1〜R5は差動
増幅回路を構成している。そして、トランジスタ
Q1のベースはVin入力端子T1に接続され、エ
ミツタは抵抗R6を介してBTL出力端子の(+)
側T5に接続され、コレクタは第1の増幅器A1
を介してBTL出力端子の(−)側T6に接続さ
れる。また、トランジスタQ2のエミツタは抵抗
R7を介してBTL出力端子の(−)側T6に接
続され、コレクタは第2の増幅器A2を介して
BTL出力端子の(+)側T5に接続される。
BTL出力端子T5,T6はそれぞれ第3の増幅
器A3の(+)、(−)入力端に接続される。この
第3の増幅器A3は外付コンデンサCと共に、
BTL出力の直流成分のみをトランジスタQ2の
ベースに帰還して、出力オフセツト電圧の発生を
防ぐためのものである。尚、上記第1、第2の増
幅器は正転増幅器であり、第3の増幅器は差動増
幅器である。
2、定電流源I1,I2、抵抗R1〜R5は差動
増幅回路を構成している。そして、トランジスタ
Q1のベースはVin入力端子T1に接続され、エ
ミツタは抵抗R6を介してBTL出力端子の(+)
側T5に接続され、コレクタは第1の増幅器A1
を介してBTL出力端子の(−)側T6に接続さ
れる。また、トランジスタQ2のエミツタは抵抗
R7を介してBTL出力端子の(−)側T6に接
続され、コレクタは第2の増幅器A2を介して
BTL出力端子の(+)側T5に接続される。
BTL出力端子T5,T6はそれぞれ第3の増幅
器A3の(+)、(−)入力端に接続される。この
第3の増幅器A3は外付コンデンサCと共に、
BTL出力の直流成分のみをトランジスタQ2の
ベースに帰還して、出力オフセツト電圧の発生を
防ぐためのものである。尚、上記第1、第2の増
幅器は正転増幅器であり、第3の増幅器は差動増
幅器である。
上記のように入力を(+)、(−)側とも共通に
し、出力を初段差動増幅回路のエミツタに帰還す
る構成は、回路がシンプルであり、入力インピー
ダンスも高く、さらにはBTL回路にしたことに
よる新たな位相補正用のコンデンサが不要であ
る。このため、この構成によるBTL増幅回路は、
最初からBTL接続のみを目的とした増幅回路に
良く用いられている。
し、出力を初段差動増幅回路のエミツタに帰還す
る構成は、回路がシンプルであり、入力インピー
ダンスも高く、さらにはBTL回路にしたことに
よる新たな位相補正用のコンデンサが不要であ
る。このため、この構成によるBTL増幅回路は、
最初からBTL接続のみを目的とした増幅回路に
良く用いられている。
ところが、上記構成によるBTL増幅回路では、
+VCC、−VEEの2電源を必要とするため、この
ままでは単電源使用の装置には使用できない。つ
まり、GND(接地)電位と−VEE電位とを等し
くすると、第3の増幅器A3の出力がGND電位
以下になりえないので、出力オフセツト電圧が正
の場合にしか補償することができない。換言すれ
ば、入力オフセツト電圧 ΔVBE=VBE(Q1)−VBE(Q2)に対して
ΔVBE>0の場合は補償できるが、ΔBE<0の
場合には補償することができない。
+VCC、−VEEの2電源を必要とするため、この
ままでは単電源使用の装置には使用できない。つ
まり、GND(接地)電位と−VEE電位とを等し
くすると、第3の増幅器A3の出力がGND電位
以下になりえないので、出力オフセツト電圧が正
の場合にしか補償することができない。換言すれ
ば、入力オフセツト電圧 ΔVBE=VBE(Q1)−VBE(Q2)に対して
ΔVBE>0の場合は補償できるが、ΔBE<0の
場合には補償することができない。
ここで、上記構成では、出力オフセツト電圧を
抑圧するために第3の増幅器A3と外付コンデン
サCとで直流帰還をかけているが、これを廃止し
て抵抗R5に直列に抵抗を接続し、その両端をコ
ンデンサで短絡するようにしたものである。この
構成によれば、正負2電源電圧駆動でなく、単電
源すなわち第3図においてGND電位と−VEE電
位とを等しくすることができる。しかしながら、
このような手段では、IC化において外部接続用
の端子がさらに1個必要となるため、ICのピン
数に余裕がないと採用することができない。
抑圧するために第3の増幅器A3と外付コンデン
サCとで直流帰還をかけているが、これを廃止し
て抵抗R5に直列に抵抗を接続し、その両端をコ
ンデンサで短絡するようにしたものである。この
構成によれば、正負2電源電圧駆動でなく、単電
源すなわち第3図においてGND電位と−VEE電
位とを等しくすることができる。しかしながら、
このような手段では、IC化において外部接続用
の端子がさらに1個必要となるため、ICのピン
数に余裕がないと採用することができない。
(発明が解決しようとする問題点)
以上のように、従来のBTL増幅回路は、IC化
において単電源駆動化を行なうには外部接続用端
子が1個余計に必要としていた。この発明はこの
ような問題を改善するためになされたもので、
IC化する場合において外部接続端子を増加させ
ることなく、単電源駆動可能な、入力段を共通す
るBTL増幅回路を提供することを目的とする。
において単電源駆動化を行なうには外部接続用端
子が1個余計に必要としていた。この発明はこの
ような問題を改善するためになされたもので、
IC化する場合において外部接続端子を増加させ
ることなく、単電源駆動可能な、入力段を共通す
るBTL増幅回路を提供することを目的とする。
[発明の構成]
(問題点を解決するための手段)
この発明は、一方が接地電位とされた第1、第
2の電源電圧によつて駆動される差動増幅回路を
構成し、ベースに入力信号が供給される第1のト
ランジスタ、およびこの第1のトランジスタと異
なる電流密度で動作される第2のトランジスタ
と、これら第1、第2のトランジスタのエミツタ
相互間に接続される抵抗と、前記第1のトランジ
スタのコレクタから出力される信号を増幅して前
記第2のトランジスタのエミツタから出力される
信号に加算し、第1のBTL出力信号を生成する
第1の正転増幅回路と、前記第2のトランジスタ
のコレクタから出力される信号を増幅して前記第
1とトランジスタのエミツタから出力される信号
に加算し、第2のBTL出力信号を生成する第2
の正転増幅回路と、前記第1及び第2の正転増幅
回路の出力電圧の直流成分を検出して前記第2の
トランジスタのベースに供給する差動増幅回路と
を具備している。
2の電源電圧によつて駆動される差動増幅回路を
構成し、ベースに入力信号が供給される第1のト
ランジスタ、およびこの第1のトランジスタと異
なる電流密度で動作される第2のトランジスタ
と、これら第1、第2のトランジスタのエミツタ
相互間に接続される抵抗と、前記第1のトランジ
スタのコレクタから出力される信号を増幅して前
記第2のトランジスタのエミツタから出力される
信号に加算し、第1のBTL出力信号を生成する
第1の正転増幅回路と、前記第2のトランジスタ
のコレクタから出力される信号を増幅して前記第
1とトランジスタのエミツタから出力される信号
に加算し、第2のBTL出力信号を生成する第2
の正転増幅回路と、前記第1及び第2の正転増幅
回路の出力電圧の直流成分を検出して前記第2の
トランジスタのベースに供給する差動増幅回路と
を具備している。
さらに、この発明は、一方が接地電位とされた
第1、第2の電源電圧によつて駆動される差動増
幅回路を構成し、ベースに入力信号が供給される
第1のトランジスタ、およびこの第1のトランジ
スタと異なる電流密度で動作される第2のトラン
ジスタと、 これら第1、第2のトランジスタのエミツタ相
互間に接続される抵抗と、前記第1のトランジス
タのコレクタから出力される信号を増幅して前記
第1のトランジスタのエミツタから出力される信
号に加算し、第1のBTL出力信号を生成する第
1の反転増幅回路と、前記第2のトランジスタの
コレクタから出力される信号を増幅して前記第2
のトランジスタのエミツタから出力される信号に
加算し、第2のBTL出力信号を生成する第2の
反転増幅回路と、前記第1及び第2の反転増幅回
路の出力電圧の直流成分を検出して前記第2のト
ランジスタのベースに供給する差動増幅回路と、
を具備している。
第1、第2の電源電圧によつて駆動される差動増
幅回路を構成し、ベースに入力信号が供給される
第1のトランジスタ、およびこの第1のトランジ
スタと異なる電流密度で動作される第2のトラン
ジスタと、 これら第1、第2のトランジスタのエミツタ相
互間に接続される抵抗と、前記第1のトランジス
タのコレクタから出力される信号を増幅して前記
第1のトランジスタのエミツタから出力される信
号に加算し、第1のBTL出力信号を生成する第
1の反転増幅回路と、前記第2のトランジスタの
コレクタから出力される信号を増幅して前記第2
のトランジスタのエミツタから出力される信号に
加算し、第2のBTL出力信号を生成する第2の
反転増幅回路と、前記第1及び第2の反転増幅回
路の出力電圧の直流成分を検出して前記第2のト
ランジスタのベースに供給する差動増幅回路と、
を具備している。
(作用)
上記構成によるBTL増幅回路は、第1及び第
2のトランジスタが異なる電流密度で動作するの
で、差動増幅回路の平衡状態における第2のトラ
ンジスタのベース電位を接地レベルよりも高く設
定することにより、BTL出力に発生する正負方
向の各出力オフセツト電圧を補償することができ
る。
2のトランジスタが異なる電流密度で動作するの
で、差動増幅回路の平衡状態における第2のトラ
ンジスタのベース電位を接地レベルよりも高く設
定することにより、BTL出力に発生する正負方
向の各出力オフセツト電圧を補償することができ
る。
(実施例)
以下、第1図及び第2図を参照してこの発明の
一実施例を説明する。但し、第1図及び第2図に
おいて、第3図と同一部分には同一符号を付して
示し、ここで異なる部分についてのみ述べる。
一実施例を説明する。但し、第1図及び第2図に
おいて、第3図と同一部分には同一符号を付して
示し、ここで異なる部分についてのみ述べる。
第1図は第3図に示したBTL増幅回路にこの
発明を適用した場合の構成を示すもので、ここで
は前記端子T4をGNDとして+VCC単電源電圧
入力としており、前記差動増幅回路のトランジス
タQ2にQ1のエミツタの2倍のエミツタ面積を
有するものを使用している。
発明を適用した場合の構成を示すもので、ここで
は前記端子T4をGNDとして+VCC単電源電圧
入力としており、前記差動増幅回路のトランジス
タQ2にQ1のエミツタの2倍のエミツタ面積を
有するものを使用している。
この構成において、今、定電流源I1=I2,
R3=R4,R6=R7とすると、トランジスタ
Q1,Q2の動作電流は等しくなる。ところが、
そのエミツタ面積比が1:2になつているため、
電流密度は2:1となる。したがつて、Q1とQ
2とペア性が完全にとれているとすると、電流密
度が2倍のときベース・エミツタ間電圧が2倍と
なるため、平衡状態ではQ2のベース電位が+18
[mV]となる。つまり、平衡状態において、第
3の増幅器A3の出力は+18[mV]となり、
BTL出力には出力オフセツト電圧が発生しない。
このようにすれば、第3の増幅器A3の出力範囲
が最低0[mV]まで拡大されるので、出力オフ
セツト電圧の補償を+18[mV]を基準にプラ
ス・マイナス両方向に行なうことができる。
R3=R4,R6=R7とすると、トランジスタ
Q1,Q2の動作電流は等しくなる。ところが、
そのエミツタ面積比が1:2になつているため、
電流密度は2:1となる。したがつて、Q1とQ
2とペア性が完全にとれているとすると、電流密
度が2倍のときベース・エミツタ間電圧が2倍と
なるため、平衡状態ではQ2のベース電位が+18
[mV]となる。つまり、平衡状態において、第
3の増幅器A3の出力は+18[mV]となり、
BTL出力には出力オフセツト電圧が発生しない。
このようにすれば、第3の増幅器A3の出力範囲
が最低0[mV]まで拡大されるので、出力オフ
セツト電圧の補償を+18[mV]を基準にプラ
ス・マイナス両方向に行なうことができる。
仮に正の出力オフセツト電圧が発生すると、第
3の増幅器A3の出力が+18[mV]よりも大き
くなるため、トランジスタQ2のベース電位が引
き上げられ、これによつて出力オフセツト電圧が
0[mV]となる。また、負の出力オフセツト電
圧が発生すると、第3の増幅器A3の出力が+18
[mV]より低くなるため、トランジスタQ2の
ベース電位が引き下げられて、これによつて出力
オフセツト電圧が0[mV]となる。通常、ベー
ス・エミツタ間電圧の誤差は±5[mV]程度に
入るので、+18[mV]もあれば十分に全ばらつき
を補償することができる。万が一+18[mV]を
オーバーしそうな場合は、トランジスタQ1,Q
2のエミツタ面積比を1:2ではなくそれ以上に
設定すれば、+18[mV]をさらに大きな値に設定
すればよい。例えば、1:3のとき+28.6[mV]、
4倍のとき36[mV]となる。
3の増幅器A3の出力が+18[mV]よりも大き
くなるため、トランジスタQ2のベース電位が引
き上げられ、これによつて出力オフセツト電圧が
0[mV]となる。また、負の出力オフセツト電
圧が発生すると、第3の増幅器A3の出力が+18
[mV]より低くなるため、トランジスタQ2の
ベース電位が引き下げられて、これによつて出力
オフセツト電圧が0[mV]となる。通常、ベー
ス・エミツタ間電圧の誤差は±5[mV]程度に
入るので、+18[mV]もあれば十分に全ばらつき
を補償することができる。万が一+18[mV]を
オーバーしそうな場合は、トランジスタQ1,Q
2のエミツタ面積比を1:2ではなくそれ以上に
設定すれば、+18[mV]をさらに大きな値に設定
すればよい。例えば、1:3のとき+28.6[mV]、
4倍のとき36[mV]となる。
第2図は、この発明の第2の実施例を示すもの
であり、第1図に示す第1、第2の増幅器A1,
A2を反転増幅器としたものである。第1図に示
したトランジスタQ1,Q2はそれぞれQ1aと
Q1b,Q2aとQ2bをダーリントン接続して
構成され、第1の増幅器A1はトランジスタQ3
〜Q8、コンデンサC1、ダイオードD1、定電
流源I3、抵抗R8で構成され、第2の増幅器A
2はトランジスタQ9〜Q14、コンデンサC
2、ダイオードD2、定電流源I4、抵抗R9で
構成され、第3の増幅器A3はトランジスタQ1
5〜Q22、抵抗R10〜R13で構成されてい
る。
であり、第1図に示す第1、第2の増幅器A1,
A2を反転増幅器としたものである。第1図に示
したトランジスタQ1,Q2はそれぞれQ1aと
Q1b,Q2aとQ2bをダーリントン接続して
構成され、第1の増幅器A1はトランジスタQ3
〜Q8、コンデンサC1、ダイオードD1、定電
流源I3、抵抗R8で構成され、第2の増幅器A
2はトランジスタQ9〜Q14、コンデンサC
2、ダイオードD2、定電流源I4、抵抗R9で
構成され、第3の増幅器A3はトランジスタQ1
5〜Q22、抵抗R10〜R13で構成されてい
る。
すなわち、第2図の回路において、今、仮に正
の出力オフセツト電圧が発生したとすると、(+)
BTLの電圧が上昇し、(−)BTLの電圧が減少
することから、第3の増幅器A3のトランジスタ
Q15のコレクタ電流が減少し、トランジスタQ
20のコレクタ電流が増加する。このため、トラ
ンジスタQ22のベース電流が増加する方向に働
くため、トランジスタQ19のコレクタ電流が増
加し、トランジスタQ16のコレクタ電流が減少
する。これによる差分の電流がトランジスタQ2
2のベースに供給され、トランジスタQ22のエ
ミツタ電位、つまりトランジスタQ2aのベース
電位が上昇する。これによつて出力オフセツト電
圧は、トランジスタQ2a,Q2bのコレクタ出
力電流が負の方向に働くので、結局0[mV]と
なる。また、負の出力オフセツト電圧が生じた場
合にはこれと全く逆の作用が働く。
の出力オフセツト電圧が発生したとすると、(+)
BTLの電圧が上昇し、(−)BTLの電圧が減少
することから、第3の増幅器A3のトランジスタ
Q15のコレクタ電流が減少し、トランジスタQ
20のコレクタ電流が増加する。このため、トラ
ンジスタQ22のベース電流が増加する方向に働
くため、トランジスタQ19のコレクタ電流が増
加し、トランジスタQ16のコレクタ電流が減少
する。これによる差分の電流がトランジスタQ2
2のベースに供給され、トランジスタQ22のエ
ミツタ電位、つまりトランジスタQ2aのベース
電位が上昇する。これによつて出力オフセツト電
圧は、トランジスタQ2a,Q2bのコレクタ出
力電流が負の方向に働くので、結局0[mV]と
なる。また、負の出力オフセツト電圧が生じた場
合にはこれと全く逆の作用が働く。
したがつて、上記構成によれば、端子数を増や
すことなく、入力段を共通とする単電源BTL増
幅回路を実現することができる。この場合、回路
構成が簡単で、またBTL化したことによる位相
補正用のコンデンサを必要としないので、極めて
IC化が容易である。
すことなく、入力段を共通とする単電源BTL増
幅回路を実現することができる。この場合、回路
構成が簡単で、またBTL化したことによる位相
補正用のコンデンサを必要としないので、極めて
IC化が容易である。
尚、上記実施例ではトランジスタQ1,Q2に
流れる電流密度を2:1に設定するために、Q
1,Q2のエミツタ面積を1:2にしているが、
このような手段ではなく、例えばトランジスタQ
1,Q2のエミツタ面積を等しくしておき、 I1=2I2、2R3=R4と設定しても全く同様
な効果が得られる。また、外付コンデンサCは、
第3の増幅器A3の出力インピーダンスを高くし
ておけば、その出力端及びGND間に接続するよ
うにしてもよい。この他、この発明の要旨を変更
しない範囲で種々変形しても実施可能である。
流れる電流密度を2:1に設定するために、Q
1,Q2のエミツタ面積を1:2にしているが、
このような手段ではなく、例えばトランジスタQ
1,Q2のエミツタ面積を等しくしておき、 I1=2I2、2R3=R4と設定しても全く同様
な効果が得られる。また、外付コンデンサCは、
第3の増幅器A3の出力インピーダンスを高くし
ておけば、その出力端及びGND間に接続するよ
うにしてもよい。この他、この発明の要旨を変更
しない範囲で種々変形しても実施可能である。
[発明の効果]
以上詳述したようにこの発明によれば、IC化
する場合において外部接続端子を増加させること
なく、単電源駆動可能な、入力段を共通する
BTL増幅回路を提供することができる。
する場合において外部接続端子を増加させること
なく、単電源駆動可能な、入力段を共通する
BTL増幅回路を提供することができる。
第1図はこの発明に係るBTL増幅回路の一実
施例を示すブロツク回路図、第2図はこの発明の
第2の実施例を示す回路図、第3図は従来の
BTL増幅回路の構成を示すブロツク回路図であ
る。 A1,A2,A3……第1乃至第3の増幅器、
Q1,Q2……差動対トランジスタ。
施例を示すブロツク回路図、第2図はこの発明の
第2の実施例を示す回路図、第3図は従来の
BTL増幅回路の構成を示すブロツク回路図であ
る。 A1,A2,A3……第1乃至第3の増幅器、
Q1,Q2……差動対トランジスタ。
Claims (1)
- 【特許請求の範囲】 1 一方が接地電位とされた第1、第2の電源電
圧によつて駆動される差動増幅回路を構成し、ベ
ースに入力信号が供給される第1のトランジス
タ、およびこの第1のトランジスタと異なる電流
密度で動作される第2のトランジスタと、 これら第1、第2のトランジスタのエミツタ相
互間に接地される抵抗と、 前記第1のトランジスタのコレクタから出力さ
れる信号を増幅して前記第2のトランジスタのエ
ミツタから出力される信号に加算し、第1の
BTL出力信号を生成する第1の正転増幅回路と、 前記第2のトランジスタのコレクタから出力さ
れる信号を増幅して前記第1とトランジスタのエ
ミツタから出力される信号に加算し、第2の
BTL出力信号を生成する第2の正転増幅回路と、 前記第1及び第2の正転増幅回路の出力電圧の
直流成分を検出して前記第2のトランジスタのベ
ースに供給する差動増幅回路と、 を具備することを特徴とするBTL増幅回路。 2 一方が接地電位とされた第1、第2の電源電
圧によつて駆動される差動増幅回路を構成し、ベ
ースに入力信号が供給される第1のトランジス
タ、およびこの第1のトランジスタと異なる電流
密度で動作される第2のトランジスタと、 これら第1、第2のトランジスタのエミツタ相
互間に接続される抵抗と、 前記第1のトランジスタのコレクタから出力さ
れる信号を増幅して前記第1のトランジスタのエ
ミツタから出力される信号に加算し、第1の
BTL出力信号を生成する第1の反転増幅回路と、 前記第2のトランジスタのコレクタから出力さ
れる信号を増幅して前記第2のトランジスタのエ
ミツタから出力される信号に加算し、第2の
BTL出力信号を生成する第2の正転増幅回路と、 前記第1及び第2の反転増幅回路の出力電圧の
直流成分を検出して前記第2のトランジスタのベ
ースに供給する差動増幅回路と、 を具備することを特徴とするBTL増幅回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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JP61131226A JPS62287705A (ja) | 1986-06-06 | 1986-06-06 | Btl増幅回路 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61131226A JPS62287705A (ja) | 1986-06-06 | 1986-06-06 | Btl増幅回路 |
Publications (2)
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JPS62287705A JPS62287705A (ja) | 1987-12-14 |
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Family
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Family Applications (1)
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JP61131226A Granted JPS62287705A (ja) | 1986-06-06 | 1986-06-06 | Btl増幅回路 |
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