JPS62279397A - 液晶マトリクス・パネル駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野］ 本発明は、液晶マトリクス・パネルをノン・インターレ
ース方式で駆動するためのビデオ・メモリーの構成に関
する。

〔従来の技術〕

液晶マトリクス・パネルを動画あるいは静止画のディス
プレイとして用いる場合には、フリッカ−が目立たない
駆動方法をとることが必要である。

ＮＴＳＣ−Ｍ方式では、１フィールド当たりの有効走査
線数は約２４０本であるので、走査側電極数が２４０本
以上の液晶マトリクス・パネルを駆動する場合、第１フ
ィールドと第２フィールドの信号を極性反転した上で同
一走査線上に重畳して書き込んでいた。

この様に駆動すると、液晶にかかる映像信号によるフリ
ッカ−成分は１フレーム周期即ち約１７簡となり、フリ
フカーカ（目立ちに（くなる。

参考文献「商品化された液晶ボケ、ト・カラーテレビ」
　日経エレクトロニクス　１９８４／９〔発明が解決し
ようとする問題点〕 従来技術では、走査側電極数が２４０本程皮取下の液晶
マトリクス・パネルならば、フリッカ−を抑圧し表示す
ることが可能であうた。

しかし、走査側電極数が２４０本を超える液晶マトリク
ス・パネルについては、従来技術ではフリッカ−を除去
することは不可能である。

ＣＲＴでは、その螢光体の残光性を生かして、第１及び
第２フィールドの画像を飛越走査することにより、管面
上において合成し１枚の画像としている。この場合のフ
リフカ−の周期は約１７鮎であり、視覚上問題とならな
い。

今、走査側電極数が４８０本（ｌフレーム期間の有効走
査線数に相当する。）の液晶マトリクス・パネルをＣＲ
Ｔと同様の走査方法で駆動すると仮定する。

ｎ番目の走査側電極が第１フィールドで選択されたとす
ると、次の第２フィールドでは選択されないから、この
走査側電極が次に選択されるのは再び第１フィールドで
ある。第（ｎ＋ｆ）番目の走査側電極について言えば、
第２フィールドのみにおいて選択される。

つまり、全ての走査側ｔｉは１フィールド置きに選択さ
れることになるので、フリ７カーの周期は２フレーム周
期即ち６７聞である。この値は視覚上許容できない値で
ある。

そこで、本発明はこのような問題点を解決するためのも
ので、その目的とするところは、１フィールドの有効走
査線数を超える走査側電極を有する液晶マトリクス・パ
ネルに、フリッカ−を発生させることなく画像表示を行
なうための駆動回路を提供するところにある。

〔問題点を解決するための手段〕

本発明の液晶マトリクス・パネル駆動回路は、ｔａ＋画
像表示装置であるところの液晶マトリクス・パネルを駆
動する液晶マトリクス・パネル駆動回路において、 （ｂ１画像信号の第１及び第２フィールドの画像信号を
実時間で記憶するメモリー回路と、（Ｃ）該メモリー回
路に画像信号を実時間で書き込むためのアドレス発生回
路と、 ｆｄｌ前記メモリー回路に記憶された画像信号を書き込
み時よりも短時間で読み出すためのアドス発生回路とを
備えることを特徴とする。

〔作用〕

本発明は以上の構成を有するので、１フレ一ム分の画像
信号をメモリー回路に蓄え、しかる後に時間軸を圧縮し
てメモリー回路より画像信号を読み出すことによって、
１フイ一ルド分以上の走査を１フイ一ルド期間内（約１
７ｍ５）に完了できることから、フリッカ−を発生させ
ずに液晶マトリクス・パネルに画像表示が可能となる。

〔実施例〕

以下、本発明について詳細に説明する。

第１図は本発明の構成を示すブロック図である。

画像信号入力端子（１０１）からデ・マルチプレクサ−
（１０３）に、画像信号が供給される。

デ・マルチプレクサ−（Ｌ　Ｏ３）によって、第１及び
第２フィールドの画像信号はそれぞれメモリー回路１（
１０４）及びメモリー回路２　（１０５）に実時間で書
き込まれる。

メモリー回路１（１０４）及びメモリー回路２（１０５
）に記憶された画像信号は、マルチプレクサ−（ｌＯ６
）によって１フレームに合成されて、極性反転回路（１
１１）を経て画像信号出力端子（１１２＞に送出される
。

書き込みアドレス発生回路（１０８）は、メモリー回路
１（１０４）及びメモリー回路２　（１０５）のそれぞ
れの書き込み期間に、アドレス切換回路（１０７）を経
てこれらのメモリー回路に書き込みアドレス信号を供給
する。

読み出しアドレス発生回路（１０９）は、メモリー回路
１（１０４＞及びメモリー回路２　（１０５）のそれぞ
れの読み出し期間に、アドレス切換回路（１０７）を経
てこれらのメモリー回路に読み出しアドレス信号を供給
する。

アドレス切換回路（１，０７）は、書き込みアドレス及
び読み出しアドレスを、前記メモリー回路の書き込み及
び読み出し期間のそれぞれに対応して切換える。

同期信号発生回路（１１０）は、外部より同期信号入力
端子（１０２）を介して印加される同期信号を基準とし
て、各回路に必要なタイミング信号を供給する。

第２図に、人力画像信号と、そのメモリー回路への書き
込み及び読み出しの関係を示す。

（２−ａ）は、入力画像信号であり、この場合はＮＴＳ
Ｃ−Ｍ方式で用いられる５　２５／６０の規格である。

ただし、垂直帰線期間は考慮していないので、メモリー
回路には垂直帰線期間分の信号をも記憶する様に扁かれ
ているが、必ずしもこの限りではない。

この飛越走査の画像信号（２−ａ）を、例えばメモリー
回路１（１０４）及びメモリー回路２（１０５）に対し
、それぞれ（２−ｂ）及び（２−ｂ’）の様に書き込む
。図中の１〜５２５の数字は、走査線の番号である。図
の例では（２−ｂ）及び（２−ｂ’）にそれぞれ第１及
び第２フィールドが対応する。メモリー回路へ、の書き
込み時には、ｌ水平走査期間は約６４μｓであり、１フ
ィールド当たり約１７日である。

次に、メモリー回路より画像信号を読み出す場合には、
水平走査期間を２に短縮して約３２μｓとして読み出す
、垂直走査の順序は、メモリー回路１（１０４）の１ラ
イン百の次に、メモリー回路２（１０５）の１ライン目
（飛越走査の２６４ライン目に相当する。）を読み出し
、メモリー回路１（１０４）の２ライン目の次にメモリ
ー回路２（１０５）の２ライン目（同じ（２６５ライン
目に相当する。）を読み出し、順次この走査を続けて行
く。

上記の結果、読み出された画像信号は、（２−Ｃ）の如
く１水平走査期間が約３２μｓで、１フレ一ム期間が約
１７ｍ５のノン・インターレース方式の画像を形成する
。

この様にして得られた画像信号を、１フレーム毎に極性
判定して液晶マトリクス・パネルに供給すれば、完全な
フレーム単位の線）ｌｌＩ次走査となり、フリッカ−の
周期が３４副となるので視覚上問題とならなくなる。

第３図は、垂直走査期間単位（１［Ｖ］　　　１７鮎）
で表わしたメモリー回路の選択のタイミング図である。

　　（３−ａ）及び（３−ｂ）の実線は、それぞれメモ
リー回路１（１０４）及びメモリー回路２（１０５）へ
の書き込み期間である。（３−Ｃ）及び（３−ｄ）の実
線は、同じく読み出し期間である。

さらに第４図は、水平走査期間単位（１［Ｈ］６４μｓ
）で表わしたメモリー回路の読み出し時の選択のタイミ
ング図である。

（４−ａ）及び（４−ｂ）の実線は、それぞれメモリー
回路１（１０４）及びメモリー回路２　（１０５）の読
み出し時の選択期間である。

以上の例では、液晶マトリクス・パ名ルの水平走査線数
が４８０木程度の場合を想定したが、水平走査線数に応
じて、メモリー回路の容量や読み出し時の水平走査期間
長を変更できる。

また、書き込み時に対して読み出し時のクロック周波数
を２倍より高く設定してい（と、フリフカ−周波数はク
ロック周波数に比例して上昇するので、一層フリフカー
は目立たなくなる。

メモリー回路１（１０４）及びメモリー回路２（１０５
）は、アナログ・メモリー又はディジタル・メモリーで
構成する。アナログ・メモリー（例えばＣＯＤ、コンデ
ンサー・メモリー等）を用いる場合は、アドレス発生回
路は単純なりロック発生回路で良い。なぜなら、通常ア
ナログ・メモリーはシフト・レジスターの形式であるか
ら、その転送りロックを与えれば良いのである。

一方、ディジタル・メモリーを用いる場合には、ランダ
ム・アクセス型とシフト・レジスター型の２通りが使用
できる。シフト・レジスター型では、アナログ・メモリ
ーとアドレス発生は同様だが、ランダム・アクセス型で
は、カウンターによるアドレス発生が必要である。

ディジタル・メモリーの場合には、さらにＡ／Ｄ変換回
路とＤ／Ａ変換回路（アクティブ・マトリクス・パネル
の場合）が必要となることがある。

第５図に、メモリー回路にディジタル・メモリーを使用
した場合のブロック図を示す。

〔発明の効果〕

以上述べたように、本発明の構成によれば、飛越走査方
式の２フィールド即ち１フレ一ム分の画像を、■フィー
ルド期間（約１７鮎）に完全な線順次走査方式の１フレ
一ム分の画像に変更できるので、１フィールドの有効走
査線数を超える走査側１ｉ極を有する液晶マトリクス・
パネルにフリンカーを発生させることなく画像表示を行
なうことができ、液晶マトリクス・パネルの表示性能を
向上することができるという効果を有する。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図。 第２図は画像信号と、そのメモリー回路への書き込み及
び読み出しの関係を示す図。 第３図、第４図はメモリー回路の選択のタイミング図で
ある。 第５図は、ディジタルメモリーを使用した場合のブロッ
ク図。 （１０１）、（５０１）・・・画像信号入力端子（１０
２）、（５０２）・・・同期信号入力端子（１（１３）
、（５０３）・・・デ・マルチプレクサ−（１０４）、
（５０４）・・・メモリー回路１（１０５）、（５０５
）・・・メモリー回路２（１０６）、（５０６）・・・
マルチプレクサ−（１０７）、（５０７）・・・アドレ
ス切換回路（１０８）、（５０８）・・・書き込みアド
レス発生回路 （１０９）、（５Ｑ　９）・・・読み出しアドレス発生
回路 （１１０）、（５１０）・・・同期信号発生回路（１１
１）、（５１１）・・・極性反転回路（１１２）、（５
１２）・・・画像信号出力端子（５１３）・・・・・・
・・・・・・・・・・・・・・・ローパス・フィルター
（５１４）・・・・・・・・・・・・・・・・・・・・
・Ａ／Ｄ変換回路（５１５）・・・・・・・・・・・・
・・・・・・・・・Ｄ／Ａ変換回路（５１６）・・・・
・・・・・・・・・・・・・・・・・ローパス・フィル
ター以　　　上 第１図 第２図 第５図

Claims (1)

1. 【特許請求の範囲】 （ａ）画像表示装置であるところの液晶マトリクス・パ
   ネルを騒動する液晶マトリクス・パネル駆動回路におい
   て、 （ｂ）映像信号の第１及び第２フィールドの画像信号を
   実時間で記憶するメモリー回路と、 （ｃ）該メモリー回路に画像信号を実時間で書き込むた
   めのアドレス発生回路と、 （ｄ）前記メモリー回路に記憶された画像信号を書き込
   み時よりも短時間で読み出すためのアドレス発生回路と
   を備える液晶マトリクス・パネル駆動回路。