JPS6112184A

JPS6112184A - 走査速度変換回路

Info

Publication number: JPS6112184A
Application number: JP59131011A
Authority: JP
Inventors: Shigeru Hirahata; 茂平畠; Toyota Honda; 豊太本多
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-06-27
Filing date: 1984-06-27
Publication date: 1986-01-20
Also published as: JPH0510873B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、テレビジョン信号のようにインタレース走査
方式の信号を入力して、より走査線本数の大きなインタ
レース走査画面やノンインタレース画面を再生するため
の走査速度変換回路に関するものである。

〔発明の背景〕

近年、表示装置の高精細化技術が進み、それにつれて、
高精細表示を特徴とするシステムがいくつか現われてい
る。たとえば、パーソナルコンピュータでは、横方向６
４０ドツト縦方向４００ドツトの高精細表示が一般的と
なり、文字放送、キャプテンといった文字図形情報受信
装置においても横方向４９６ドツト縦方向４０８ドツト
の表示を行なう装置が試作されている。

さらには、表示垂直走査線数が約１０００本の高精細表
示テレビジョンシステムといったものも提案されている
。これらのシステムは、表示装置として用いられるブラ
ウン管の表示画像のちらつぎ（フリッカ）を低減するた
め、多くの場合ノンインタレース走査方法を採用してい
る。

そのため、既存のテレビジョン信号との互換性が無く、
一般家庭への普及を考える場合の大きな問題となってい
た。

こうしたインタレース走査方式とノンインタレース走査
方式の互換性を実現する装置として、放送局で用いられ
ているテレビ方式変換装置や通称７レームシンクロナイ
ザーと呼ばれる映像位相変換装置などが製品化されてい
るが、回路規模が大ぎく高価で、一般家庭では使えない
ものであった。そこで、前述の高精細表示テレビジョン
システムのように、既存テレビジョン信号との互換性を
重視するシステム用の受信機では、従来、第１図に示す
ような走査速度変換回路を用いて走査速度変換を行なっ
ていた。同図において、１はインタレース走査画像信号
入力端子、２はインタレース走査同期信号入力端子。

６はノンインタレース走査画像信号出力端子。

４はノンインタレース走査同期信号出力端子。

５および６は電荷転送素子を用いたラインメモリ、７は
クロック発注回路、８はメモリ制御信号発生回路である
。また、９．１０　、１１　、１２゜および１３はイン
タレース走査のライン走査周期で切り替えられるスイッ
チ回路である。また第２図はインタレース走査画面の簡
単な走査例を示した図であり、第３図は、走査速度変換
して得られる画面の簡単な走査例を示した図であ　、る
。

良（知られているように、既存のテレビジョンシステム
はレンタンース走査を採用しており、１７３０秒で１枚
の画面を伝送するのに、５２５本の走査線を２回に分け
て伝送している。そのため、受信機では、初めの１／６
０秒の間に第２図（Ａ〕の様ＶＣ２６２，５本（５２５
本の半分ンの走査線であらく走査し、次の１／６０秒二
“第２図（Ｂ）の様に前の走査線の間を埋めるように２
６２．５本を走査した画面が再生される。

このようなテレビジョン信号の画像信号および同期信号
を、それぞれ第１図の入力端子１および入力端子２に入
力する。入力端子２に入力された同期信号は、メモリ制
御信号発生回路８に供給され、クロック発生回路７から
供給されるクロック信号をもとに、ノンインタレース走
査のための同期信号や、ラインメモリ駆動に必要な各種
制御信号を発生する。発生した同期信号は、同期信号出
力端子４に出力される。また、発生した制御信号は、ス
イッチ回路１１および１２を経由してラインメモリ５お
よび６に供給される。スイッチ回路９〜１３が七九それ
図示された状態で接続されているとすると、入力された
画像信号は、スイッチ回路１０ン経由してラインメモリ
６ｖｃ入力される。もう１方のラインメモリ５の入力に
は、スイッチ回路９を経由して、ラインメモリ５の出力
信号が入力されるため、記憶している画像信号ン出力し
なから記憶することとなる。同時に、この画像信号はス
イッチ回路１３を経て画像信号出力端子３へ出力される
。スイッチ回路１１を経由してラインメモリ５に供給さ
れる制御信号は、入力されるテレビジョン信号の１水平
走査期間に記憶している画像信号７２回循環させるよう
な信号である。−万、スイッチ回路１２を経由してライ
ンメモリ６に供給されろ開側１信号は、入力されるテレ
ビジョン信号の１水平定食期間に、その画像信号をその
まま記ｆｆｌさせるような信号である。

また、それぞれのラインメモリ５および６に入力される
制御信号は、入力されるテレビジョン信号のライン走査
周期で切り替えられるため、ラインメモリ６にＮライン
目の画像信号が記録されている時には、ラインメモリ５
からＮ−２ツイン目の画像信号が２度繰返して再生され
る。

次に、Ｎ＋２ライ目の画像信号がラインメモリ５に記録
されている時には、ラインメモリ６よりＮライン目の画
像信号が２度繰返して再生される。こうして次々に繰り
返す事により、第３図（Ａ）、（Ｂ）に示すような約１
０００本の垂直走査線数を持つ画面や、第３図（Ｃ）。

ＣＤ）に示すようなノンインタレース画面を再生できる
画像信号および同期信号をそれぞれの出力端子に出力す
ることができる。

以上が、第１図に示す従来回路の動作概略であるが、２
水平走査線に相当する容量を持つメモリを必要とし、回
路規模が大きいという欠点を持っていた。特に、集積回
路とする場合にはメモリ部分の面積が太き（なりすぎて
、１個の集積回路とすることができなかった。また、電
荷転送素子を構成する個々の電荷記憶素子を同時に動作
させて記憶するため、消費する電力も大きいという欠点
を持っていた。

〔発明の目的〕

本発明の目的は、上述した従来技術の欠点をな（し、よ
り小さなメモリ容量の走査速度変換回路を提供すること
にある。また、別の目的としては、より少ない消費電力
の走査速度変換回路を提供することにある。

〔発明の概要〕

そこで、本発明では、１走査分の容−ＸＷ持ち、画素単
位で督き込み読み出しのできるメモｖｙｘ備え、時分割
で書き込み読み出しを行なって走査速度の変換を行なう
事を特徴とする。また、メモリの読み出しと書き込みの
回数の比を、速度変換の変換比と等しくすること乞特徴
とする。

これによって、使用メモリのアクセス時間を大きくでき
、さらに消費電力の低減を実現可能とする。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて詳細に説明する
。第４図は、本発明による走査速度変換回路の概略構成
であり、第５図は第４図におけるメモリのより具体的な
構成の一例である。

第４図において、第１図と同じ回路には同一記号を記し
である。同図におい又、１４は走査退度震換に必要な画
像信号を記憶するに十分な１走査期間以下の容ｉｔを持
ち、画素単位で書き込み読み出しのでさるラインメモリ
、１５はラインメモリ１４゛の制御に必要な信号を発生
するメモリ制御信号発生回路、１６は２インメモリ１５
にアドレス信号を供給するアドレス信号路、１７はライ
ンメモリ１５にリードライト信号（以下）Ｌ／Ｗ信号と
略記）などを供給する制御信号路である。第４図と第１
図の大きな違いは、ラインメモリ１４が１画素単位で書
き込み読み出しが行なわれる点にある。

以下、第４図の動作につい℃、第６図に示す各部波形図
を用いて説明する。第４図において、入力端子１には、
第６図（ａ）に示すような画像信号が、入力端子２には
、第６図（”）に示すような周期ＴＨの同期信号が入力
される。メモリ制御信号発生回路１５では、第１図のメ
モリ制御信号発生回路８と同様に、クロック発生回路７
から供給される十分高い周波数のクロック信号ケ用いて
、入力端子２に入力された同期信号をもとにして、ノン
インタレース定食のための同期信号や、ラインメモリ１
４を動作させるに必要な信号を発生する。発生した同期
信号は、第６図（ｄ）に示すような周期ＴＨ／２の信号
で、出力端子４に出力される。また、第６図（ｆ）に示
すようなＲ／Ｗ信号、第６図（ｙ）に示すようなりロッ
ク信号を、制御信号路１７へ、第６図（ｉに示すような
アドレス信号をアドレス信号路１６へ出力する。第６図
（ｅ）は、（ｆ）以降の信号の周期ン説明するための信
号波形図で、（ｅＬ）〜（ｄ）の時間軸を拡大した１画
素周期ＴＤ　との対応を示す信号である。

サンプリング周期がテレビジョン信号の色副搬送波周波
数の３倍に設定された時、具体的なＴＤの値は約９３ｎ
ｓとなる。ラインメモリ１４は、これら第６図（ｆ）〜
（Ｊ）に示す信号によって、第６図（ａ）に示す画像信
号７記録し、第６図（Ｃ）に示すよ５なＴライン遅れの
ノンインタレース走査に対応した画像信号を再生する。

再生した画像信号は、出力端子３に出力される。

以上が第４図の動作概要である。

次に、第４図の２インメモリ１４について、□第５図を
用いてより詳細に説明する。第５図において第４図と同
一部分には同一の記号を記しである。同図において、１
８は入出力制御回尾１φは入力された画像信号のバッフ
ァ回路、２０〜２３は画素メモリ、２４は画素メモリの
入力を切り換える切り換え回路、２５はデコーダ回路、
２６は画素メモリに蓄積された電荷を検出する出力検出
回路、２７は出力バッファ回路である。同図は、基本的
にランダムアクセス可能なアナログメモリであり、デコ
ーダ回路２５でデコードされる画素メモリにのみ駆動ク
ロック信号を与え、他の画素メモリを静止状態にして消
費電力を下げる構成としている。第５図において、入力
端子１より入力される画像信号は、バッファ回路１９に
よって画素メモリ２０〜２３に必要な入力レベルに変換
され、切り換え回路２４乞経て画素メモリ２０〜２３に
共通に供給される。また、信号路１７によって供給され
る第６図（ｆ）、（ｌに示すような）ｌ、／Ｗ倍信号ク
ロック信号によって、入出力制御回路１Ｂではラインメ
モリ１４内部で必要な制御信号を発生する。デコーダ回
路２５では、この制御信号の一部と、信号路１６によっ
て入力されるアドレス信号によって、画素メモリ２０〜
２３のただ１つの画素メモリを駆動する駆動クロック信
・号を出力する。Ｒ／Ｗ信号がＷ状態の場合には、切り
換え回路２４は第５図に示されるように、バッファ回路
１９の出力を画素メモリ２０〜２５の入力とするように
接続されるため、駆動クロック信号が供給された画素メ
モリに画像信号が蓄積される。一方、Ｒ／Ｗ信号がＲ状
態の場合には、Ｗ状態と同様にただ１つの画素メモリが
駆動クロックによって駆動され、蓄積されている画像信
号を読み出して第６図（７）の信号で保持される出力検
出回路２６に供給する。また、切り換え回路２４は第５
図とは反対の接続となり、第６図ＣＬ）に示すような信
号が入力され読み出した画像信号を再度画素メモリに蓄
積することとなる。この時、出力検出回路２６で検出波
保持された画像信号のもう一方の出力は、出力バッファ
回路２７にも供給され、出力端子３に第６図（Ｃ）に示
すような画像信号を再生することになる。

以上が第５図の動作説明であるが、第５図の構成は従来
の電荷転送素子の場合と同様の製造技術で実現すること
ができる。電荷転送素子の場合、消費される電力損失は
、転送と駆動の２種類考えられるが、後者の電力損失が
支配的である。また、駆動周波数と、同時に駆動するメ
モリ容量に比例するため、大幅に電力損失の低減が可能
である。すなわち、３倍の色副搬送波周波数でサンプリ
ングした場合、第１図の従来例と、第５図に示した例と
を比較すると、従来例では、ラインメモリ５とラインメ
モリ６とが、色副搬送波周波数の３倍と６倍の周波数で
交互に、約６８３画素に相当するラインメモリを駆動す
ることとなる。一方、第５図に示した例では、色副搬送
波周波数の１２倍の周波数で１画素分のメモリを駆動す
るのみなので、駆動電力損失は、（１）式に示すように
なる。

Ｋｌ（ｇ　ｆｓｃｘ６８３＋６ｆｓｃＸ６８３）へ５１２．２５ＫＫんここで、ｆｓｃ　　は色副搬送波周波数、に、は第１図
のラインメモリの電極容量と駆動電圧で決定される値、
へは第５図のラインメモリの電極容量と駆動電圧で決定
される値である。Ｋ１とに、の値がほぼ等しい場合には
、はぼ５００分の１の駆動電力損失で良いこととなる。

もちろん、メモリ制御信号発生回路１６が滞線期間で駆
動クロック信号の発生を止めた場合には、より以上のメ
モリ容量と駆動電力損失の低減が実現できる。

次に、第６図（ａ）のインクレース走査画像信号と、第
６図（Ｃ）のノンインタレース走！画像信号との関係を
、ラインメモリ１４に対する書き込みアドレスと読み出
しアドレスにより詳細に説明する。第６図（Ｊ）のアド
レス信号に示すように、１画素周期を４分割し、２回の
異なるリードアドレス（Ｍ、Ｍ＋１）と２回の同一ライ
トアドレス（Ｎ）’にラインメモリに供給する。水平同
期信号の立ち下がり位置ｔラインメモリ１４に供給する
アドレスの計数開始点とすると、リードアドレスの計数
値がシイトアドレスの計数値に対して倍の早さで進むた
めに、インタレース走査画像信号の水平同期周期の半分
の時間でリードされる信号１、すなわちノンインタレー
ス走査画像信号が再生できる。したがって、第６図（Ｃ
）の前早期間では、（α）で示される走査線の１走査線
前の画像を再生する。

また、後半期間では、（ａ）で示される走査線を記録し
たアドレスをリードすることとなり、（４）で示される
走査線の画像を再生できる。

第７図は、第６図の例よりさらに消費′電力の低減が可
能な各部波形図である。第６図と同様・の各部波形には
、第６図と同様な記号を記しである。すなわち、（ｔＬ
）はインタレース走査に対応した画像信号、（Ｃ）はノ
ンインタレース走査に対応した画像信号、（ｅ）は各信
号波形の周期を示すための信号、（ｆ）はＲ／Ｗ信号、
（＃）はクロック信号、（Ｊ）はアドレス信号を示して
いる。第７図では、第６図のアドレス信号（Ｊ）がＷ状
態で２度同一アドレス（Ｎ）となる事に着目して、１画
素周期’ｒｎ１９ｔ３分割し、そのうちの１つのみをＷ
状態に割り当て１、残りの２つをＲ状態に割り当てるこ
とを特徴とする。このとき、切り換え回路２４の出力信
号は第６図（Ｌ）に示すような波形となる。まム出力検
出回路２６には、第６図（，４）とＣＡ）の２種類の信
号が入力され、画素メモリ２０〜２３で読み出された信
号を２段階で保持することによりノンインタレース走査
に対応した画像信号（Ｃ）を再生する。このような彼形
例でＩＩｉ。

画素メモリ２０〜２３ケ色副搬送波のほぼ９倍の周波数
で駆動することとなるため、駆動電力損失は（１）式同
様に計算でき、Ｋ１とに、の値がほぼ等しい場合には、
６８３分の１と第６図の例よりさらに低減可能である。

さて、以上、第６図、第７図の各部波形例を用いて第４
図、第５図の構成を説明したが、第４図のメモリ制御信
号発生回路１５につい工若干説明する。メモリ制御信号
発生回路１５は、第６図（”）〜、（ｅｔ）、および第
７図（Ｃ）に点線で示すように、入力される画像信号の
前半−期間では、走査変換後の画像信号の方が記録され
る画像信号より早く読み出され、後半期間では、走査変
換後の画像信号の方が記録される画像信号より遅く読み
出されるよう構成する必要がある。しかし、このような
構成は、当該技術者にとってカウンタ回路を主体として
容易に実現できる構成である。

以上述べたように、基本的に１ラインメモリを用いて小
規模回路で走査変換が実現できるが、別に上述のアナロ
グメモリによる構成に限るものではな（、第８図に示す
ようなディジタルメモリを用いても本発明は有効である
。第８図は、。

第４図におけるラインメモリ１４の他の構成例で、２日
はＤ　／　Ａ変換回路、２９はラッチ回路。

３０はＲＡＭ、３１はラッチ回路、３２はＡ／Ｄ変換回
路を示している。第８図の構成では、消費電力の大幅低
減は難しいが、メモリ容量の半減が達成できる。第７図
の各部波形と対応させて、第８図の動作を藺単に説明す
る。入力端子１より入力された画像信号は、Ａ／Ｄ変換
回路２８でディジタル信号８ビツトに変換され、１画素
周期ＴＤでラッチされるラッチ回路２９に入力される。

ＲＡＭ３０は、画像信号のうち、水平帰線期間を除いた
時間を記憶できる容量を最低減時つメモリで、第７図（
Ｊ）に示すアドレスがアドレス人力ん〜Ａ、へ、（ｆ）
に示す信号がチップセレクト人力Ｃ８へ、（ｆ）に示す
信号がＲ，／Ｗ入カへ供給され、２ツチ回路２９より出
力されたディジタル化された画像信号を記憶し、２ツチ
回路３１へ読み出した信号を出力する。ラッチ回路３１
のＣＫ大入力は、第７図（ｊ）に示すような信号が入力
し、ＲＡＭ３０より読み出された信号を２ツチする。Ｄ
　／　Ａ変換回路３２は、ラッチ回路３１の出力を再度
（４）に示すような信号で保持したのち、Ｄ　／　Ａ変
換して出力端子３に画像信号を出力１−る。このように
して、２倍に走査変換した画像信号を得ることができる
。ＲＡＭ３０については、１ラインメモリ×１として説
明したが、１　／　２．９インメモリ×２の構成として
さらに２ＴＤ周期で、第６図、第７図のＴＤ同周期波形
を実現しても速度変換可能である。

最後に、第５図の構成の画素メモリ２０〜２３のリフレ
ッシュ時間について述べる。前述したように、必要な画
素メモリにのみ駆動クロックを供給する構成としたため
、静止状態の画素メモリのりフレッシユについて考えて
お（必要がある。従来の電荷転送菓子と同じプロセスを
用いて構成した電荷記憶素子（画素メモリ）だとすると
、電極に供給されたクロックパルスによって発生する空
乏層に画像信号の電荷を蓄積する構成であるため、電荷
保持時間は室温で約１秒、温度９０度でも約５ミリ秒程
度である。しかし、１走査時間、約６４マイクロ秒に比
較して十分長い時間であるため、１走査時間に１回以上
読み出しか書き込みが行なわれるだけで十分であり、画
素メモリに特別のリフレッシュ動作は必要ない。また、
ＭＯＳプロセスで構成した画素メモリの例を第９図に示
すが、書き込み用トランスファゲートと読み出し用トラ
ンスファゲート、それにＭＯ８容量のみで構成される。

この構成であっても、同程度の電荷保持時間を持ってい
るため、特別のリフレッシュ動作は必要ない。

以上述べたように、小規模メモリで走査速度変換が可能
となるため、高精細表示システムの一般家庭への普及を
容易にすることができる。

〔発明の効果〕

以上述べたよ５に、本発明によれば、従来の半分以下の
容量のメモリで走査速度変換が実現でき、回路規模が小
さくなり経済的である。また、読み出し書き込みを画素
メモリ単位で行なうため、従来のラインメモリ単位で行
なっていた回路に比べて、駆動′電力損失を約５００分
の１と小さくすることができる。さらに、画素メモリの
読み出し書き込みの回数比を走査速度変換の変換比と等
しくすることにより、より駆動電力損失を低減可能であ
る。

また、従来の走査速度変換回路でば１水平走査期間の時
間遅延を必要としたが、本発明によれば半分の時間遅延
しか必要とせず、より高速な応用が実現できる。

【図面の簡単な説明】

第１図は従来の走査速度変換回路図、第２図はインタレ
ース走査画面の簡単な走査側説明図、第３図は走査速度
変換して得られる画面の簡単な走査側説明図、第４図は
本発明の一実施例の走査速度変換回路の概略構成図、第
５図と第８図は第４図におけるラインメモリのより具体
的な構成の一例をそれぞれ示す説明図、第６図と第７図
は、本発明の詳細な説明するための波形図、第９図は画
素メモリの構成図である。５．６・・ラインメモリ、７・・・クロック発生回路、
８・・・メモリ制御信号発生回路、１４・・・ラインメ
モリ、１５・・・メモリ制御信号発生回路、２０〜２３
・・・画素メモリ、２５・・・デコーダ回路。

Claims

【特許請求の範囲】

１、あらかじめ定められた周期で入力される画像信号を
画素単位で書き込んで、画素単位に読み出し保持して出
力するメモリ回路と、１画素の書き込みと複数画素の読
み出しを交互に行なわせるメモリ制御信号を発生して上
記メモリ回路に供給するメモリ制御信号発生回路と、ク
ロック信号を発生して上記メモリ制御信号発生回路に供
給するクロック発生回路から成り、上記メモリ回路が１
画素の書き込みと複数画素の読み出しを交互に行なって
、複数倍の周期に速度変換した画像信号を出力すること
を特徴とする走査速度変換回路。