JPS62277771A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62277771A JPS62277771A JP12069086A JP12069086A JPS62277771A JP S62277771 A JPS62277771 A JP S62277771A JP 12069086 A JP12069086 A JP 12069086A JP 12069086 A JP12069086 A JP 12069086A JP S62277771 A JPS62277771 A JP S62277771A
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体装置、特に例えばゲート電極にシリコ
ン化合物のシリサイドを用いる絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯＳ）ランジスタという）の単体半
導体装置、集積回路等の半導体装置の製造方法に係わる
。
ン化合物のシリサイドを用いる絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯＳ）ランジスタという）の単体半
導体装置、集積回路等の半導体装置の製造方法に係わる
。
本発明においては、金属シリサイド、すなわちシリコン
化合物層によって電極或いは配線を形成するに、このシ
リコン化合物の上下に第１及び第２のシリコン層を配し
てお（ことによって酸化処理後においても安定した特性
を得ることができるようにする。
化合物層によって電極或いは配線を形成するに、このシ
リコン化合物の上下に第１及び第２のシリコン層を配し
てお（ことによって酸化処理後においても安定した特性
を得ることができるようにする。
ＭＯ３Ｉ−ランジスタにおいて、そのゲート電極やその
配線に、高融点金泥シリサイド、すなわちシリコン化合
物を用いるものがある。
配線に、高融点金泥シリサイド、すなわちシリコン化合
物を用いるものがある。
一方、ＭＯＳ）ランジスタの製造方法において、そのゲ
ート部を選択された位置に所定のパターンに形成した後
に表面酸化処理がなされる。この酸化処理は、ゲート耐
用改善のためになされる。すなわち、通常ゲート電極の
形成は、ゲート電極の構成材料層を全面的に形成して後
に、反応性イオンエツチング（以下ＲＩＥという）によ
って不要部分を除去することによって行うがこの場合、
このＲＩＨに際して、電極材料層下の基板例えばシリコ
ン基板上に形成されている絶縁膜例えばＳｉＯ２膜をも
エツチングによって取り去るおそれがあるため、ゲート
電極のパターニング後に再び酸化処理を行って酸化膜を
形成することが行われる。この酸化処理は、通常酸素を
含む雰囲気中で９００℃の高温熱処理によるが、このよ
うな酸化処理を行うとき、ゲート電極のシリサイドに異
常反応が生じ、表面荒れを起こし易い。この異常反応は
、シリコンＳｉを供給することによって効果的に抑制で
きることが知られている。また、ゲートに対する仕事関
数の安定化のために、一般にこの種のシリサイドを用い
たゲート電極としては、多結晶シリコン層上にシリサイ
ド層が積層された２層構造とする。ところがこの場合、
上述した酸化処理に際して、下層の゛多結晶シリコン層
が、シリサイド層にくわれることによって、この金属シ
リサイド層がゲート絶縁膜のシリコン酸化物ＳｉＯ２膜
に達し、仕事関数を不安定にするおそれが生じる。
ート部を選択された位置に所定のパターンに形成した後
に表面酸化処理がなされる。この酸化処理は、ゲート耐
用改善のためになされる。すなわち、通常ゲート電極の
形成は、ゲート電極の構成材料層を全面的に形成して後
に、反応性イオンエツチング（以下ＲＩＥという）によ
って不要部分を除去することによって行うがこの場合、
このＲＩＨに際して、電極材料層下の基板例えばシリコ
ン基板上に形成されている絶縁膜例えばＳｉＯ２膜をも
エツチングによって取り去るおそれがあるため、ゲート
電極のパターニング後に再び酸化処理を行って酸化膜を
形成することが行われる。この酸化処理は、通常酸素を
含む雰囲気中で９００℃の高温熱処理によるが、このよ
うな酸化処理を行うとき、ゲート電極のシリサイドに異
常反応が生じ、表面荒れを起こし易い。この異常反応は
、シリコンＳｉを供給することによって効果的に抑制で
きることが知られている。また、ゲートに対する仕事関
数の安定化のために、一般にこの種のシリサイドを用い
たゲート電極としては、多結晶シリコン層上にシリサイ
ド層が積層された２層構造とする。ところがこの場合、
上述した酸化処理に際して、下層の゛多結晶シリコン層
が、シリサイド層にくわれることによって、この金属シ
リサイド層がゲート絶縁膜のシリコン酸化物ＳｉＯ２膜
に達し、仕事関数を不安定にするおそれが生じる。
このような不都合を回避するには、下層の多結晶シリコ
ン層を酸化処理、つまり、このＭＯＳトランジスタの製
造工程における熱処理後においてもシリサイド層にくわ
れずに少くとも一部の厚さが残るように、予め厚く選定
して置くことが考えられるが、この場合には、ゲート電
極として所要の導電性を得るためには、全体の厚さを大
とする必要が生じて（るという問題点がある。また、シ
リサイド、すなわちシリコン化合物を酸化して形成した
酸化膜はシリコンを酸化して形成した酸化膜に比し、絶
縁性、すなわち耐圧に劣るという問題点がある。
ン層を酸化処理、つまり、このＭＯＳトランジスタの製
造工程における熱処理後においてもシリサイド層にくわ
れずに少くとも一部の厚さが残るように、予め厚く選定
して置くことが考えられるが、この場合には、ゲート電
極として所要の導電性を得るためには、全体の厚さを大
とする必要が生じて（るという問題点がある。また、シ
リサイド、すなわちシリコン化合物を酸化して形成した
酸化膜はシリコンを酸化して形成した酸化膜に比し、絶
縁性、すなわち耐圧に劣るという問題点がある。
本発明は、上述した諸問題を解消し、信頼性の高い、安
定した特性を有するＭＯＳトランジスタ等の半導体装置
を製造することができる半導体装置の製造方法を提供す
る。
定した特性を有するＭＯＳトランジスタ等の半導体装置
を製造することができる半導体装置の製造方法を提供す
る。
本発明は、基板例えばシリコン基板上に形成した例えば
５ｔＯ２より成るゲート絶縁膜上に、シ１！コ・ンと金
属シリサイドすなわちシリコン化合物層との２層構造に
ゲート電極を有する半導体装置の製造方法において、ゲ
ート絶縁膜上に、第１のシリコン層と、シリコン化合物
層と、第２のシリコン層とを順次積層し、これをパター
ニングしてゲート電極と、必要に応じて所要パターンの
配線とを形成し、その後、９００ ’Ｃ〜１０００℃程
度の酸化雰囲気中で熱処理し、各層の露出表面を含んで
例えば上述のパターニングによって除去された基体表面
を酸化して酸化膜の形成を行う。
５ｔＯ２より成るゲート絶縁膜上に、シ１！コ・ンと金
属シリサイドすなわちシリコン化合物層との２層構造に
ゲート電極を有する半導体装置の製造方法において、ゲ
ート絶縁膜上に、第１のシリコン層と、シリコン化合物
層と、第２のシリコン層とを順次積層し、これをパター
ニングしてゲート電極と、必要に応じて所要パターンの
配線とを形成し、その後、９００ ’Ｃ〜１０００℃程
度の酸化雰囲気中で熱処理し、各層の露出表面を含んで
例えば上述のパターニングによって除去された基体表面
を酸化して酸化膜の形成を行う。
ここに、上述の第２のシリコン層は、予めその厚さを、
上述の酸化熱処理に際してシリコン化合物層に供給され
る量程度ないしはそれより少し大の量に相当する厚さに
選定する。
上述の酸化熱処理に際してシリコン化合物層に供給され
る量程度ないしはそれより少し大の量に相当する厚さに
選定する。
上述の本発明製造方法によれば、シリコン化合物層、す
なわち金属シリサイド層を挟んでその上下にシリコン層
が配置された状態で酸化処理がなされるようにしたので
、酸化処理に伴って消費されるシリコン、すなわちシリ
サイド層へのシリコンの供給は、ＭＯＳの特性の一要因
となる仕事関数に殆んど影響を与えることのない上層の
第２のシリコン層から供給することができ、下層の第１
のシリコン層のシリコンのくわれを殆んど回避できる。
なわち金属シリサイド層を挟んでその上下にシリコン層
が配置された状態で酸化処理がなされるようにしたので
、酸化処理に伴って消費されるシリコン、すなわちシリ
サイド層へのシリコンの供給は、ＭＯＳの特性の一要因
となる仕事関数に殆んど影響を与えることのない上層の
第２のシリコン層から供給することができ、下層の第１
のシリコン層のシリコンのくわれを殆んど回避できる。
したがって第１のシリコン層の厚さはこれを充分薄くし
ても、仕事関数に不安定性を来すことの回避がはかられ
る。
ても、仕事関数に不安定性を来すことの回避がはかられ
る。
図面を参照してＭＯＳトランジスタを製造する場合の一
例を説明する。第１図に示すように、基板、例えばシリ
コン基板（１１の主面のゲート部の構成部を含んで全面
的に少くとも最終的にゲート絶縁膜を構成するシリコン
基板（１）の表面を熱酸化して絶縁膜（２）を被着形成
し、これの上に順次周知の方法によって、多結晶の第１
のシリコン層（３）と、高融点金属シリサイドすなわち
シリコン化合物層（４）と、多結晶の第２のシリコン層
（５）とを被着形成する。高融点金完シリサイドは、例
えばＭｏ、Ｗ、Ｔａ。
例を説明する。第１図に示すように、基板、例えばシリ
コン基板（１１の主面のゲート部の構成部を含んで全面
的に少くとも最終的にゲート絶縁膜を構成するシリコン
基板（１）の表面を熱酸化して絶縁膜（２）を被着形成
し、これの上に順次周知の方法によって、多結晶の第１
のシリコン層（３）と、高融点金属シリサイドすなわち
シリコン化合物層（４）と、多結晶の第２のシリコン層
（５）とを被着形成する。高融点金完シリサイドは、例
えばＭｏ、Ｗ、Ｔａ。
Ｔｉ、 Ｎｂ等のシリサイド、すなわち門０Ｓ１２ 、
ＷＳｉ２＋ＴａＳｉ２＋ Ｔｌ５１２ ＋ Ｎｂ５ｔ２
等を用いることができる。
ＷＳｉ２＋ＴａＳｉ２＋ Ｔｌ５１２ ＋ Ｎｂ５ｔ２
等を用いることができる。
そして、第２のシリコン層（５）上の、ゲート部を構成
する部分上に選択的にフォトレジスト膜等より成るマス
ク層（６）を、パターン露光及び現像処理による写真技
術によって形成する。
する部分上に選択的にフォトレジスト膜等より成るマス
ク層（６）を、パターン露光及び現像処理による写真技
術によって形成する。
次に第２図に示すように、マスク層（６）によって保護
されていないすなわちマスク層（６）によって覆われて
いない露出部分をＲＩＨによって除去してパターニング
を行う。このようにすると、マスク層（ｂ）下にｍｌの
シリコン層（３）、シリコン化合物層（４）及び第２の
シリコン層（５）の積層構造部が構成される。
されていないすなわちマスク層（６）によって覆われて
いない露出部分をＲＩＨによって除去してパターニング
を行う。このようにすると、マスク層（ｂ）下にｍｌの
シリコン層（３）、シリコン化合物層（４）及び第２の
シリコン層（５）の積層構造部が構成される。
その後マスク層（６）を除去し、酸化雰囲気中で例えば
１０００℃の熱処理による酸化処理を行って、第３図に
示すように第１及び第２のシリコン層（３）及び（５）
とシリコン化合物層（４）の各露出表面と、更に上述し
たＲＩＥ処理に際してシリコン酸化膜による絶縁膜（２
）に欠除部が生じた場合には、この欠除部を通じて表面
に露出された基板（１）の表面とに酸化膜（７）を形成
する。この酸化に際してのシリコンの消費は、上層の第
２のシリコン層（５）の存在によってこの第２のシリコ
ン層（５）からなされ、下層の第１のシリコン層（３）
からの供給は比較的少い。したがって、この下層のシリ
コン層（３）がシリサイド、すなわちシリコン化合物層
（４）にくわれてしまってこれが消失することがなく、
第３図に示すように、表面が酸化膜（７）によって覆わ
れているものの少くとも第１のシリコン層（３）の大部
分とシリコン化合物層（４）とが積層されたゲート電極
（８）が構成され、このゲート電極（８）下には絶縁膜
（２）の一部から成るゲート絶縁膜（２２）が形成され
たゲート部が構成される。
１０００℃の熱処理による酸化処理を行って、第３図に
示すように第１及び第２のシリコン層（３）及び（５）
とシリコン化合物層（４）の各露出表面と、更に上述し
たＲＩＥ処理に際してシリコン酸化膜による絶縁膜（２
）に欠除部が生じた場合には、この欠除部を通じて表面
に露出された基板（１）の表面とに酸化膜（７）を形成
する。この酸化に際してのシリコンの消費は、上層の第
２のシリコン層（５）の存在によってこの第２のシリコ
ン層（５）からなされ、下層の第１のシリコン層（３）
からの供給は比較的少い。したがって、この下層のシリ
コン層（３）がシリサイド、すなわちシリコン化合物層
（４）にくわれてしまってこれが消失することがなく、
第３図に示すように、表面が酸化膜（７）によって覆わ
れているものの少くとも第１のシリコン層（３）の大部
分とシリコン化合物層（４）とが積層されたゲート電極
（８）が構成され、このゲート電極（８）下には絶縁膜
（２）の一部から成るゲート絶縁膜（２２）が形成され
たゲート部が構成される。
このようにしてゲート電極（８）が構成された基板（１
１の１主面に、例えばゲート電極（８）をマスクとして
イオン注入法等によって不純物を注入してゲート電極（
８）を挟んでその両側に図示しないがソース及びドレイ
ン領域を形成し、目的とする半導体装置、すなわちＭＯ
Ｓトランジスタを得る。
１の１主面に、例えばゲート電極（８）をマスクとして
イオン注入法等によって不純物を注入してゲート電極（
８）を挟んでその両側に図示しないがソース及びドレイ
ン領域を形成し、目的とする半導体装置、すなわちＭＯ
Ｓトランジスタを得る。
尚、上述した例では、シリコン層とシリサイドの積層構
造によるゲート電極を構成した場合であ乞が、例えば配
線部をもこの積層構造とする場合に本発明を適用するこ
ともできるなど種々の構成に通用できる。
造によるゲート電極を構成した場合であ乞が、例えば配
線部をもこの積層構造とする場合に本発明を適用するこ
ともできるなど種々の構成に通用できる。
上述したように本発明によれば、確実にシリサイドすな
わちシリコン化合物層（４）下にシリコン層（３）を残
し置くことができるので、例えばＭＯＳトランジスタの
ゲート部において特性の安定化、信頼性の向上をはかる
ことができ、更に良品の！！！造効率が高められるもの
である。
わちシリコン化合物層（４）下にシリコン層（３）を残
し置くことができるので、例えばＭＯＳトランジスタの
ゲート部において特性の安定化、信頼性の向上をはかる
ことができ、更に良品の！！！造効率が高められるもの
である。
第１図〜第３図は本発明による半導体装置の製造方法の
一例の工程図である。 （１）は基板、（２）は絶縁膜、（３）は第１のシリコ
ン層、（４）はシリコン化合物層、（５）は第２のシリ
コン層、（６）はマスク層、（７）は酸化膜、（８）は
ゲート電極、（２２）はゲート絶縁膜である。 第１因 本発明０−＃！廼工程１；おける断面図第２図 ネ誉明ｎ−笈廻工埋にあける＠面図 第３図
一例の工程図である。 （１）は基板、（２）は絶縁膜、（３）は第１のシリコ
ン層、（４）はシリコン化合物層、（５）は第２のシリ
コン層、（６）はマスク層、（７）は酸化膜、（８）は
ゲート電極、（２２）はゲート絶縁膜である。 第１因 本発明０−＃！廼工程１；おける断面図第２図 ネ誉明ｎ−笈廻工埋にあける＠面図 第３図
Claims (1)
- 【特許請求の範囲】 基板上のゲート絶縁膜上にシリコン層と、シリコン化合
物層との２層構造のゲート電極を有する半導体装置の製
造方法において、 上記ゲート絶縁膜上に第１のシリコン層と、シリコン化
合物層と、第２のシリコン層とを順次形成する工程と、 その後、上記基体を酸素を含む雰囲気中で熱処理する酸
化工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12069086A JPS62277771A (ja) | 1986-05-26 | 1986-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12069086A JPS62277771A (ja) | 1986-05-26 | 1986-05-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62277771A true JPS62277771A (ja) | 1987-12-02 |
Family
ID=14792546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12069086A Pending JPS62277771A (ja) | 1986-05-26 | 1986-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62277771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258743A (ja) * | 1998-12-29 | 2007-10-04 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441087A (en) * | 1977-09-07 | 1979-03-31 | Nec Corp | Semiconductor integrated circuit device |
| JPS59195870A (ja) * | 1983-04-21 | 1984-11-07 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-05-26 JP JP12069086A patent/JPS62277771A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441087A (en) * | 1977-09-07 | 1979-03-31 | Nec Corp | Semiconductor integrated circuit device |
| JPS59195870A (ja) * | 1983-04-21 | 1984-11-07 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258743A (ja) * | 1998-12-29 | 2007-10-04 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
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