JPS61174743A - 半導体装置の電極配線の製造方法 - Google Patents
半導体装置の電極配線の製造方法Info
- Publication number
- JPS61174743A JPS61174743A JP1587385A JP1587385A JPS61174743A JP S61174743 A JPS61174743 A JP S61174743A JP 1587385 A JP1587385 A JP 1587385A JP 1587385 A JP1587385 A JP 1587385A JP S61174743 A JPS61174743 A JP S61174743A
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- Japan
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- forming
- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板上に絶縁膜を有し、さらにその上
に半導体層を形成し、電極配線とする構造の製造方法に
関する。
に半導体層を形成し、電極配線とする構造の製造方法に
関する。
シリコンゲートのMo8 トランジスタでは、ゲート
電極としてアルミニウムでなく、導電性の多結晶シリコ
ンを用いる。lた多層配線[も同様な技術が用いられて
いる。特にMo3 LSIではシリコンゲート構造が玉
流[7zつている。
電極としてアルミニウムでなく、導電性の多結晶シリコ
ンを用いる。lた多層配線[も同様な技術が用いられて
いる。特にMo3 LSIではシリコンゲート構造が玉
流[7zつている。
これはシリコンが高温の熱処理に対して安定であり、自
己整曾性があり、トランジスタ寸法を小さくすることが
可能でLS、I 化に適しているためである。
己整曾性があり、トランジスタ寸法を小さくすることが
可能でLS、I 化に適しているためである。
しかし、ゲート電極・配線に用いるシリコンノーの電気
抵抗の低減に限度があり、他の方法が採られつつある。
抵抗の低減に限度があり、他の方法が採られつつある。
例えばMo8 トランジスタではシリコン層を形成する
代り Vc、 Mo、 W、 Taなど比較的高融点の
金属との合金層を一様に形成してから、部分的に合金層
を除去して所要のパターン形状後、所要の接合領域全形
成する方法などがある。
代り Vc、 Mo、 W、 Taなど比較的高融点の
金属との合金層を一様に形成してから、部分的に合金層
を除去して所要のパターン形状後、所要の接合領域全形
成する方法などがある。
上記の方法は、金W4層を用いる友め接8を形成する拡
散工程の熱処理温度?低くする必要があり、また合金層
のパターン形成など、従来の工程に大幅な変更を要する
。し友がって従来の製造ラインと全く別個のラインを設
けなければならな込欠点があった。
散工程の熱処理温度?低くする必要があり、また合金層
のパターン形成など、従来の工程に大幅な変更を要する
。し友がって従来の製造ラインと全く別個のラインを設
けなければならな込欠点があった。
本発明の目的は、シリコンゲートの構造のMOSトラン
ジスタ、ICの性能をさらに向上させるため、ゲート電
極あるいは電極配線に用いるシリコン層の電気抵抗を、
従来の工程を殆んど変更することなく大輪に低下するこ
とのできる製造方法を提供することにある。
ジスタ、ICの性能をさらに向上させるため、ゲート電
極あるいは電極配線に用いるシリコン層の電気抵抗を、
従来の工程を殆んど変更することなく大輪に低下するこ
とのできる製造方法を提供することにある。
本発明の製造方法は、表面に絶縁膜を有し、該絶縁膜上
に部分的に半導体層が形成されている半導体基板におい
て、該半導体J−に1合金層全形成するものであって、
前記半導体基板上に金属膜を形成する工程と、該金属層
と剪紀半導体層との合金層を形成する工程と9合金層形
成後前記金属族を酸化して除去する工程とよりなってい
る。
に部分的に半導体層が形成されている半導体基板におい
て、該半導体J−に1合金層全形成するものであって、
前記半導体基板上に金属膜を形成する工程と、該金属層
と剪紀半導体層との合金層を形成する工程と9合金層形
成後前記金属族を酸化して除去する工程とよりなってい
る。
こ\で半導体基板は、MOSトランジスタ構造のvI会
には、絶縁膜下に通常のシリコンゲート構造のように拡
散により接合領域が形成されている。また多層配線の場
曾には丁でに内部配線が拡散により配線されている。
には、絶縁膜下に通常のシリコンゲート構造のように拡
散により接合領域が形成されている。また多層配線の場
曾には丁でに内部配線が拡散により配線されている。
本発明の製造方法では、従来のシリコンゲート構造の形
式1では全く同一であり、特に工程の変更がない。配線
段階で、絶縁膜上のパターン形成のなされている半導体
層を含めて一様に金属@を形成してから、上記方法で半
導体層に合金層を形成する。この合金層の存在によりシ
リコンゲート電極、配線の電気抵抗を大幅に低下できる
。
式1では全く同一であり、特に工程の変更がない。配線
段階で、絶縁膜上のパターン形成のなされている半導体
層を含めて一様に金属@を形成してから、上記方法で半
導体層に合金層を形成する。この合金層の存在によりシ
リコンゲート電極、配線の電気抵抗を大幅に低下できる
。
以下、本発明の一実施例につき図面を参照して説明する
。第1図は、MOS トランジスタ構造の場合の工程
を示す一連の縦断面図である。
。第1図は、MOS トランジスタ構造の場合の工程
を示す一連の縦断面図である。
第1図(、)で、絶R腺1をMするシリコン基板2上に
部分的に多結晶シリコンの半導体層3のパターンを形成
する。次に同図(b)に示すように、半導体層3全マス
ク材料としてイオン注入法などで不純物拡散層4を形成
する。こ\までの工程は通常の工程である。このように
して形成された半導体基板10上に同図(c)に示すよ
うに一様に金属層11ヲ形成してから、半導体層3と金
属層5との間に合金層12ヲ形成する。合金層12の形
成は半導体層3全部でなくてもよく、同図(e)に示す
ように合金層12・半導体層13の2層でも電気抵抗の
低下の達成に充分である。次に同図(d)に示すように
金属層11を酸化性雰囲気中で酸化物に変化させ、選択
的に酸化物を除去する。
部分的に多結晶シリコンの半導体層3のパターンを形成
する。次に同図(b)に示すように、半導体層3全マス
ク材料としてイオン注入法などで不純物拡散層4を形成
する。こ\までの工程は通常の工程である。このように
して形成された半導体基板10上に同図(c)に示すよ
うに一様に金属層11ヲ形成してから、半導体層3と金
属層5との間に合金層12ヲ形成する。合金層12の形
成は半導体層3全部でなくてもよく、同図(e)に示す
ように合金層12・半導体層13の2層でも電気抵抗の
低下の達成に充分である。次に同図(d)に示すように
金属層11を酸化性雰囲気中で酸化物に変化させ、選択
的に酸化物を除去する。
合金層12・半導体層13の部分が残る。
以上の工程で使用する金属としては、例えばMOTh用
いると、酸化性雰囲気中で数100°C以上で熱処理を
行なうと、合金層12・半導体層13以外の金属部分は
酸化され、その酸化物が吹きとび簡単に除かれる。
いると、酸化性雰囲気中で数100°C以上で熱処理を
行なうと、合金層12・半導体層13以外の金属部分は
酸化され、その酸化物が吹きとび簡単に除かれる。
以上、詳しく説明し几ように、本発明の製造方法ICよ
れば、従来の゛MOSトランジスタ、ICの絶縁膜上の
ゲート電極あるいは配線に用いるシリコン層の電気抵抗
全前記シリコン層に合金層全形成することで数分の1以
下に大11iに低下することができる。この合金層を形
成するには、シリコン層を利用してシリコン基板FE3
に拡散層を形成してから行なうものであるから、この段
階1では何ら従来の工程とかわらない。シリコン層の代
りに金属付金層を用する場合には、全面的に工程変更を
伴なうのに対し、特に有利である。
れば、従来の゛MOSトランジスタ、ICの絶縁膜上の
ゲート電極あるいは配線に用いるシリコン層の電気抵抗
全前記シリコン層に合金層全形成することで数分の1以
下に大11iに低下することができる。この合金層を形
成するには、シリコン層を利用してシリコン基板FE3
に拡散層を形成してから行なうものであるから、この段
階1では何ら従来の工程とかわらない。シリコン層の代
りに金属付金層を用する場合には、全面的に工程変更を
伴なうのに対し、特に有利である。
第1図は本発明の一実施例を示す一連の工程順ごとの縦
断面図である。 1・・・絶縁膜、 2・・・シリコン基板、3.
13・・・半導体層、 10・・・半導体基板、1
1・・・金属層、 12・・・合金層。
断面図である。 1・・・絶縁膜、 2・・・シリコン基板、3.
13・・・半導体層、 10・・・半導体基板、1
1・・・金属層、 12・・・合金層。
Claims (1)
- 表面に絶縁膜を有し、該絶縁膜上に部分的に半導体層
が形成されている半導体基板において、該半導体基板上
に金属膜を形成する工程と、該金属膜と前記半導体層と
の合金層を形成する工程と、合金層形成後前記金属膜を
酸化して除去する工程とよりなることを特徴とする半導
体装置の電極配線の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1587385A JPS61174743A (ja) | 1985-01-30 | 1985-01-30 | 半導体装置の電極配線の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1587385A JPS61174743A (ja) | 1985-01-30 | 1985-01-30 | 半導体装置の電極配線の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61174743A true JPS61174743A (ja) | 1986-08-06 |
Family
ID=11900913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1587385A Pending JPS61174743A (ja) | 1985-01-30 | 1985-01-30 | 半導体装置の電極配線の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61174743A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7415548B2 (en) | 1991-05-13 | 2008-08-19 | Broadcom Corporation | Communication network having a plurality of bridging nodes which transmits a polling message with backward learning technique to determine communication pathway |
US7917145B2 (en) | 1992-11-02 | 2011-03-29 | Broadcom Corporation | Radio frequency local area network |
US8509260B2 (en) | 1993-08-31 | 2013-08-13 | Broadcom Corporation | Modular, portable data processing terminal for use in a communication network |
-
1985
- 1985-01-30 JP JP1587385A patent/JPS61174743A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7415548B2 (en) | 1991-05-13 | 2008-08-19 | Broadcom Corporation | Communication network having a plurality of bridging nodes which transmits a polling message with backward learning technique to determine communication pathway |
US7917145B2 (en) | 1992-11-02 | 2011-03-29 | Broadcom Corporation | Radio frequency local area network |
US8509260B2 (en) | 1993-08-31 | 2013-08-13 | Broadcom Corporation | Modular, portable data processing terminal for use in a communication network |
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