JPS5889869A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、２層ポリシリコン膜を有する半導体装置の製
造方法に関する。

ＣＣＤや高密度のダイチミックメモリー、スタティック
メモリー等の高密度集積回路では、２層−ポリシリコン
ゲー）ＭＯ８構造“が川伝られている。

これらの構造では、上記２つのポリシリコン導電膜の間
を絶縁する眉間絶縁膜を必要としている。

高密度９寸法縮小化を指向するｖｔ、纏ｘの代表的な製
造工程では、この層間絶縁膜形歳には、例えば８　’Ｋ
　Ｉａ　ＯＣ８（５ｅｌｅｃｔｉｖｅ　０ｘｉｄｅ　Ｃ
ｏａｔｉｎｇ　ｏｆＳｉｌｉｃｏｎ　ｇａｔｅ　の略称
）法が用いられている。この方法は被酸化シリコン表面
の不純物濃度の差によシ、酸化速度が異なることを利用
した膜厚の異なる酸化膜の同時形成線である。この５Ｋ
ＬＯＣ８法を用いて、第１のゲート電極となるポリシリ
コン膜止め酸化膜（層間絶縁膜）と、基板シリコン表面
に設け゛る第２のゲート酸化膜とを同時に形成する。ポ
リシリコン上と基板シリコンの部分で不純物濃度が異な
る。例えばポリシリコンのリン濃度１０”　ｏｆ’　、
　基板ｆ）ｙｊ−ｆｙ素濃度１ｏ１６ａＩｒｓトスると
、９００℃で約ｉ倍、８００’Ｃで４倍、ポリシリコン
上の方が酸化速度が速い。しかし１０００°Ｃ以上では
酸化速度の差はなくなる。この方法が２層ポリシリコン
ゲー）ＭＯ８構造を有するＶＬＳＩデバイスのポリシリ
コン膜電極間の容量を低減できかつデバイスの性能を向
上できる製造工程として用いられることが知られている
。

以下従来例を第１図に従って説明する。Ｐ型（１００）
１２Ω−１の基板１上に５００人の第１の酸化膜２を形
成し、この上に、リンをドープした（不純物濃度１０２
０ｃｌＩｒ３）第１の所すシリコン膜３を４０００人の
厚さに被着し、ついで、間膜３をフォトエツチングによ
りゲート部だけ残す。

次にＮＨ４Ｆ　：　ＨＦ　＝　５　：　１のエツチング
液で、上記第１のゲートポリシリコン膜３直下の酸化膜
２のみを残し、それ以外の酸化膜をエツチング除去する
（第１図（ａ））。９００’Ｃ水蒸気圏内で酸化して、
１０００人の層間絶縁膜４と、５００人の第２ゲート酸
化膜４′とを形成する。（第１図φ））そして、さらに
、リン−をドープした第２のポリシリコン膜６を上記層
間絶縁膜４および第２ゲート酸化４′上に被着して第１
ゲート電極３第２ゲート電極６の２層ゲート構造に形成
する。（１図（Ｃ））従来法の問題点は破線で囲った部
分６で示した層間絶縁膜のくびれ構造にある。このくび
れ部分６は第１のゲートポリシリコン電極膜３をマスク
として、第１ゲート領域以外の酸化膜２のエツチング除
去の際、第１ポリシリコンゲート３直下へのエツチング
の入シ込みがある″こと及びＳ　Ｘ　Ｌ　ＯＣ８４によ
る第１のゲートポリシリコン膜３のエッジエの反り上り
により、第１図で示すように、このポリシリコン膜３の
先端側壁の下方部分で、層間絶縁膜４が極端に薄くなっ
てくびれを生じ、それが絶縁耐圧の低下、さらにひどい
場合にはピンホールの発生による絶縁劣化を起すことが
あった。

本発明の目的はこの欠点を解決する手攻を提供すること
である。本発明は上記ポリシリコンエツジ部酸化の際に
同時に形成される基板シリコンの酸化膜成長の影響で層
間絶縁膜にくびれのできることをできるだけ避けるため
、第１ゲート領域直下以外の酸化膜をも残したまま、第
１のゲートポリシリコン膜を酸化して、比較的厚い酸化
膜を形成した後、全面をエツチングし、第２の素子を形
成する活性領域上の第１の酸化膜をエツチング除去する
。このエツチングでは、ポリシリコン膜上と、それ以外
の部分の酸化膜厚の差が大きいので、第１の酸化膜を丁
度除去できるエツチング条件にしておけば、第１のゲー
ト部）ノシリコン膜上には十分な厚さの酸化膜を残すよ
うにエツチングできる。実験によると、ドープしたポリ
シリコン上に形成した熱酸化膜と基板シリコン上に形成
した熱酸化膜との各エツチング速度は、バッフアートフ
ッ酸液（ＮＨ４Ｆ：ＨＦ−＝６＝１）ノ液温２０’Ｃに
おいて、ポリシリコン上熱酸化膜で、９７０人／分。

基板シリコン上で９６０人／分であり、顕著なエツチン
グ速度の差は認められなかった。このことから所望の膜
ｐ１のポリシリコン上の酸化膜を残して、基板シリコン
上酸化膜を完全に除去することが可能でああという事実
が得られた。次に第２ゲーム酸化膜および層間絶縁膜を
形成することによって、第１ポリシリ−コンのひさしに
よる影響を少なくすることができる。また−第１ポリシ
リコン膜先端部で酸化膜を残して酸化することによシ、
酸化種（Ｈ２Ｏ）の基板シリコン面への拡散をおさえ、
基板シリコンの酸化を制限して、上記第１ポリシリコン
膜先端部での同ポリシリコンの反り上りを減少するとい
う効果力「ある。以下本発明の実施例について説明する
。

（実施例１） 第２（ｆｆｌ（ＩＬ）〜（１５）に製造工程順での半導
体装置の断面図を示す。たとえばＰ型（１００）１２Ω
−α基板１に第１ゲート酸化膜２をＳＯＯ人の厚さに形
成し、リンをドープした（不純物濃度１０”ＣＩｒ’）
　−第１のゲートポリシリコン膜３を設は兎（第２図（
ａ））。ツＩ／１で、８００℃、Ｈ２：　０２　＝　１
．８　：　１．０で、水蒸気圏内で酸化し、酸化膜４を
形成する。

この場合、酸化膜厚は上記ポリシリコン膜３土で、１７
００人、それ以外で１ｏｏｏ人である（第２図（ｂ））
。このとき、望ましい条件としては、ポリシリコン上に
酸化膜を残して、エツチングしなければならないため、
ｆきるだけこの酸化膜厚の差は大きい方が良い。次にｎ
Ｊ　：　ＨＦ　＝　５　：　１のエツチング液で酸化膜
４をエツチングし、ポリシリコン上のみ酸化膜４を約６
ｏｏ人の厚みに残す（第２図（Ｃ））。この場合、酸化
膜のエツチング速度は、前述のように、ポリシリコン上
あるいは。

それ以外でも変わらない。９００’Ｃ、Ｈ２：　０２−
１、ａ　：　１．Ｏで水蒸気圏内で酸化し、５００人の
第２ゲート酸化膜４′と、１６００人の層間絶縁膜４と
を同時に形成する（第２図（ｄ））。さらに、第２のゲ
ートポリシリコン膜５を４０００人の厚さに形成する（
第２図（ｅ））。第１図、第２図を化量してわかるよう
に、第１図で示したような層間絶縁膜４のくびれ部分６
は第２図示の本実施例では観測されない。

（実施例２） 層間絶縁膜の酸化条件としては、前述の如く一１ｏＯｏ
′Ｃ以上では１ｓＫＬＯＯ８法テノ酸化膜成長速度に顕
著な差がなくなるために一１０００℃以度比の大きい、
実用的な温度範囲７５０〜８６０°Ｃが適切である。な
お、さきに示したようにポリシリコン上とそれ以外の部
分での酸化膜厚の差は大きくとらなければならない。プ
ロセスに余裕をもつためには酸化膜厚の差の大きいより
低温及び高水蒸気圧の条件が必要である。しかし低温に
なればなるほど成長速度がともに低下するので、酸化に
時間を要し実際的ではない。そのため高圧酸化法による
酸化を用い、少なくとも、その条件設定のための時間を
含めても３時間以内に所望の酸化膜が得られるようにし
た。

、本実施例では、第２図（ＩＬ）〜（・）において、第
２図（ａ）は実施例１と同様にし、そ、の後の各工程に
したがい、まず、７５０’Ｃにおいて、水蒸気圧３．７
３ｋｑ／ｃｄの気圏内でポリシリコン膜３上に２６００
人、それ以外のところは１ｏｏＯ人の酸化膜４を形成す
る（第２図（ｂ））。次にＮＨａＦ：　ＨＦ　＝５：１
のエツチング液で酸化膜４をエツチングし、ポリシリコ
ン膜３上に約１４００人の酸化膜を残す（第２図（Ｃ）
）。以下実施例１と同様にして、第２９べ一１′ ゲート酸化膜４′および厚い層間絶縁膜４を同時に形成
する（第２図（＋１）　、　（ｅ）　）。ここで層間絶
縁膜４は２４００人である。なお、ここでは一部の酸化
工程に高圧酸化法を用いた摂、時間が許せば、全ての酸
化工程に用いても同様の効果が得られる。

本発明の上述の各実施例で得た半導体装置について、次
のような効果確認実験を行った０従来の５ｘＬｏｃｓ法
を用いた第１図（１１）構造と本発明の工程に従って製
造した第２図−（６）の構造の測定試料ウエノ・をそれ
ぞれ３スライスずつ作った。

このウェハは１−２０チツプを含み、チップ中に上記構
造のものが４０００個存在する。耐圧測定は各条件３ス
ライスから１０チツプずつをまんべんなく選び（計３０
点）、第１．第２ポリシリコンゲート電極間に電圧をか
けて、リーク電流が１μムに′なったときめ電圧値を耐
圧とした。また平均良品率は第１．第２ポリシリコンゲ
ート°電極間に±、１６ｖの電圧をかけて、リーク電流
が±１０ｎム以下のものを良品としてとり、各３スライ
ス、１２０チツプ測定によシ求めた。下表かられかる１
０１・− ように本廃明の方法によるものは、従来法に比べて、耐
圧値のバラツキの減少が明らかであり、ＶＬＳＩ製造工
程へ応用して大きな効果を発揮できる。なお本発明実施
例ではポリシリコンゲートを用いたが、ＭｏＳｉ　　ゲ
ートないしは、高融点金属硅化物を用いても良い。

以上から本発明はＣＣＤ、メモリー等の２層ポリシリコ
ンゲート構造を用いたデバイスの歩留向上に大きく寄与
することがわかる。

【図面の簡単な説明】

第１図（！Ｌ）〜（Ｃ）は従来例の断面図、第２図（ａ
）　〜（６）は本発明の一実施例を説明するための半導
体装置の断面図である。 １・・・・・・Ｐ型（１００）１２Ω−１シリコン基板
、２・・・・・・第１ゲート酸化膜、３・・・・・・第
１のゲートポリシリコン膜、４・・・・・・層間絶縁膜
、第２ゲート酸化膜、６・・・・・・第２のゲートポリ
シリコン膜、６・・・・・・層間絶縁膜のくびれ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 １２図

Claims (2)

【特許請求の範囲】
1. （１）シリコ、ン基板の一生面に形成した第１の絶縁膜
   上に不純物をドープしたポリシリコンあるいは高融点金
   属硅化物から成る膜を第１ゲート電極に選択形成する工
   程と、前記第１の絶縁膜を残置して、１０００℃未満の
   温度で熱酸化膜を上記第１ゲート電極上および上記第１
   の絶縁膜上に形成する第１酸化工程と、前記残置した第
   １の絶縁膜の所定領域の基板シリ゛コン面を露出して後
   、この露出したシリコン基板面にふたた〜び第２の絶縁
   膜を形成する第２酸化工程と、第２のゲート電極膜を被
   ！形成する工程とを含むことを特徴とする半導体装置の
   製造方法。
2. （２）酸化１桓を高圧酸化雰囲気で行うことを特徴とす
   る特許請求範囲第１項記載の半導体装置の製造方法。