JPS62266844A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62266844A JPS62266844A JP11201186A JP11201186A JPS62266844A JP S62266844 A JPS62266844 A JP S62266844A JP 11201186 A JP11201186 A JP 11201186A JP 11201186 A JP11201186 A JP 11201186A JP S62266844 A JPS62266844 A JP S62266844A
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000011347 resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004519 grease Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シングルインライン泣の半導体装置に係り
、特にリードフレームの内部接続用リードの形状に関す
るものである。
、特にリードフレームの内部接続用リードの形状に関す
るものである。
第２図は従来のシングルインライン型半導体装置の構成
を示す平面図である。同図において、リードフレーム１
は、半導体素子２を搭載するタブ３と、このタブ３を支
え組立工程が終了するまで図示しないフレーム枠に支持
でれるタブリード４と、このタブ３に対して放射状に配
置される複数の外部回路接続用のり−ド５とから構成さ
れておシ、半導体素子２の電極６はワイヤ７によって各
リード５にそれぞれ接続され、前述した半導体素子２．
タブ３．タブリード４およびリード５等の周辺部で点線
に囲まれた領域８が樹脂封止されて第３図に示すように
パッケージ９が形成され、半導体装置が構成はれる。
を示す平面図である。同図において、リードフレーム１
は、半導体素子２を搭載するタブ３と、このタブ３を支
え組立工程が終了するまで図示しないフレーム枠に支持
でれるタブリード４と、このタブ３に対して放射状に配
置される複数の外部回路接続用のり−ド５とから構成さ
れておシ、半導体素子２の電極６はワイヤ７によって各
リード５にそれぞれ接続され、前述した半導体素子２．
タブ３．タブリード４およびリード５等の周辺部で点線
に囲まれた領域８が樹脂封止されて第３図に示すように
パッケージ９が形成され、半導体装置が構成はれる。
このように構成されるシングルインライン型半導体装置
は、タブ３を安定して支えるにはパッケージ９の長手方
向に氾って２本のタブリード４を設けることが望ましい
が、外部接続用リード５がパッケージ９の一方向から導
出しているため、外部接続用リード５はタブリード４を
超えて形成することはできない。このため、半導体素子
２の全周部分に電極６が形成された場合にはボンディン
グ作業ができなくなるので、一般的には第２図に示すよ
うに半導体素子２の３辺の端部に電極６が形成されてい
る。
は、タブ３を安定して支えるにはパッケージ９の長手方
向に氾って２本のタブリード４を設けることが望ましい
が、外部接続用リード５がパッケージ９の一方向から導
出しているため、外部接続用リード５はタブリード４を
超えて形成することはできない。このため、半導体素子
２の全周部分に電極６が形成された場合にはボンディン
グ作業ができなくなるので、一般的には第２図に示すよ
うに半導体素子２の３辺の端部に電極６が形成されてい
る。
しかしながら、このように構成されるシングルインライ
ン型半導体装置は、半導体素子２の全周にわたって電極
６が配列されている場合、第４図に示すよりに外部リー
ド５の配列と反対側にタブリード４を設けることは可能
であるが、タブ３の寸法が大きい場合、タブ３が極めて
不安定となシ、タブ３の傾き等により、ワイヤ７のボン
ディング作業が不安定となるという問題が生じる。また
、パッケージ９内のタブリード４が外気と接近するため
、パッケージ９内に湿気が浸入し易くなるなどの問題が
あった。
ン型半導体装置は、半導体素子２の全周にわたって電極
６が配列されている場合、第４図に示すよりに外部リー
ド５の配列と反対側にタブリード４を設けることは可能
であるが、タブ３の寸法が大きい場合、タブ３が極めて
不安定となシ、タブ３の傾き等により、ワイヤ７のボン
ディング作業が不安定となるという問題が生じる。また
、パッケージ９内のタブリード４が外気と接近するため
、パッケージ９内に湿気が浸入し易くなるなどの問題が
あった。
この発明は、前述した従来の問題を解決するためになさ
れたもので、半導体素子の電極が全周にわたって配列さ
れていてもタブを安定に支え、かつボンディング作業も
容易にできる半導体装置を提供することを目的としてい
る。
れたもので、半導体素子の電極が全周にわたって配列さ
れていてもタブを安定に支え、かつボンディング作業も
容易にできる半導体装置を提供することを目的としてい
る。
この発明に係わる半導体装置は、タブリードとパンケー
ジ端部との間に、外部リードと分離した内部リードを設
けたものである。
ジ端部との間に、外部リードと分離した内部リードを設
けたものである。
この発明においては、内部リードと、半導体素子の１！
極および外部リードとがワイヤによりｉ続される。
極および外部リードとがワイヤによりｉ続される。
以下、図面を用いてこの発明の詳細な説明する０
第１図はこの発明による半導体装置の一実施例を示す平
面図であシ、前述の図と同一部分には同一符号を付しで
ある。同図において、タブ３を支持するタブリード４′
はパッケージの長手方向に泊って設けられてお夛、この
タブリード４′とパッケージの端部との間には、外部リ
ード５と分離された内部リード１０がタブリード４′に
泊ってほぼ平行に設けられている。この内部リード１０
は図示しないフレーム枠によって支えられており、樹脂
封止後に切断される。
面図であシ、前述の図と同一部分には同一符号を付しで
ある。同図において、タブ３を支持するタブリード４′
はパッケージの長手方向に泊って設けられてお夛、この
タブリード４′とパッケージの端部との間には、外部リ
ード５と分離された内部リード１０がタブリード４′に
泊ってほぼ平行に設けられている。この内部リード１０
は図示しないフレーム枠によって支えられており、樹脂
封止後に切断される。
このような構成に２いて、半導体素子２の電極６は、−
問この内部リード１０にワイヤ７で接続し、次にこの内
部リード１０と外部接続用リード５とをワイヤ７で接続
することにより、半導体素子２の’！ＩＩ極６と外部接
伏用リード５との接続が可能となる。また、内部リード
１０と外部接続用リード５と紮ワイヤ７で接続する場合
、ワイヤ７がタブリード４′を悩絡する構成となるが、
タブリード４′を沈め加工することにより、タブリード
４′の上面が内部リード１０ｉ６よひ外部接続用リード
５の上面より下っていれば、ワイヤ７とタブリード４′
との短絡の危険性はなくなる。
問この内部リード１０にワイヤ７で接続し、次にこの内
部リード１０と外部接続用リード５とをワイヤ７で接続
することにより、半導体素子２の’！ＩＩ極６と外部接
伏用リード５との接続が可能となる。また、内部リード
１０と外部接続用リード５と紮ワイヤ７で接続する場合
、ワイヤ７がタブリード４′を悩絡する構成となるが、
タブリード４′を沈め加工することにより、タブリード
４′の上面が内部リード１０ｉ６よひ外部接続用リード
５の上面より下っていれば、ワイヤ７とタブリード４′
との短絡の危険性はなくなる。
以上説明したようにこの発明によれば、タブを安定しで
支え、かつボンディング作業が容易となシ、半導体素子
のシングルインラインタイプのパッケージへの適用範囲
が拡大される等の極めて優れた効果が得られる。
支え、かつボンディング作業が容易となシ、半導体素子
のシングルインラインタイプのパッケージへの適用範囲
が拡大される等の極めて優れた効果が得られる。
第１図はこの発明による半導体装置の一実施例を説明す
る平面図、第２図ないし第４図は従来の半導体装置を説
明する図である。 １・・・・リードフレーム、２・―φ・半導体素子、３
・・Φ・タブ、４′ ・・・・タブリード、５・・・・
外部接続用リード、６・拳・自電極、７・曝・・ワイヤ
、８・・・ｅ拉１脂封止領域、９・・・拳パッケージ、
１０・・・・内部リード。
る平面図、第２図ないし第４図は従来の半導体装置を説
明する図である。 １・・・・リードフレーム、２・―φ・半導体素子、３
・・Φ・タブ、４′ ・・・・タブリード、５・・・・
外部接続用リード、６・拳・自電極、７・曝・・ワイヤ
、８・・・ｅ拉１脂封止領域、９・・・拳パッケージ、
１０・・・・内部リード。
Claims (1)
- 半導体素子を搭載するタブと、このタブ周辺に配置さ
れ前記半導体素子の電極にワイヤを介して接続される複
数のリードと、その周辺部を樹脂封止したパッケージと
を備え、前記リードが前記パッケージの主面に並行に所
定間隔で一方向から導出される半導体装置において、前
記タブをフレーム枠に支持するタブリードを中心として
前記リード群と対峙するタブとパッケージ端部との間に
前記リードと分離された内部リードを設け、前記半導体
素子の電極および前記リードと前記内部リードとをワイ
ヤにより接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11201186A JPS62266844A (ja) | 1986-05-14 | 1986-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11201186A JPS62266844A (ja) | 1986-05-14 | 1986-05-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62266844A true JPS62266844A (ja) | 1987-11-19 |
Family
ID=14575734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11201186A Pending JPS62266844A (ja) | 1986-05-14 | 1986-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62266844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63199450A (ja) * | 1987-02-16 | 1988-08-17 | Nippon Denso Co Ltd | Ｓｉｐの製造方法 |
-
1986
- 1986-05-14 JP JP11201186A patent/JPS62266844A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63199450A (ja) * | 1987-02-16 | 1988-08-17 | Nippon Denso Co Ltd | Ｓｉｐの製造方法 |
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